基于FPGA的高速DMUX设计
基于FPGA的高速数据采集系统的电路设计
＊ 收稿 日期 ： Ｏ Ｏ ０ ２ ２ １ 一１ — ６
作 者 简 介 ： 建秋 （９ ８ ， ， 东 昌 邑人 ， 坊职 业 学 院汽 车 工 程 系讲 师 。 王 １６ 一） 男 山 潍
一
１ — ６
第 ４期
王 建 秋 ： 于 Ｆ ＧＡ 的 高 速数 据 采 集 系统 的 电路 设 计 基 Ｐ
通过 对两个 Ｓ ＡＭ 的交叉 时序法 的控 制 ， ＤＲ 来达 到对 两个 Ｓ ＲＡＭ“ Ｄ 同时” 行数 据 的存储 ， 而提 高 了原 进 进 有单 个 的 Ｓ ＲＡＭ 数据 存储 速率 ， ＡＤ 经理 论 上 的 分析 其 系统 的 存储 速 率 达 到 单个 的 Ｓ ＤＲ Ａ ＡＭ 数 据存 储
来描 述其 内部 逻辑 电路 ， 于修 改和 升 级 。如 果 在 高速 数 据 采 集 系统 中采 用 Ｆ Ｇ 控 制 器 ， 会 极 大地 便 Ｐ Ａ 将
提 高 系统的稳 定性与 可靠性 。本文设 计 了一 个基 于 Ｆ ＧＡ 的 高速 数据 采 集 系统 ， 其硬 件 电路 部分 进行 Ｐ 对
同 ， 而保 证 了输 入 时 钟 和 Ｆ Ｇ 时 钟 以及 Ｓ Ｒ 从 ＰＡ Ｄ ＡＭ 时 钟 之 间 的零 延 迟 ； Ｐ Ｃ Ｑ ０Ｃ Ｅ ２ ８ ２ ８ ７具 有 ８ ５ ２６个 Ｌ ｓ３ 个 ＲＡＭ ｌｃｓ１５８ ＡＭ ｉ ，８个 内嵌 的乘法 器 ， 个 Ｐ Ｌ 最 大可 使用 １２个 ＩＯ 口， ｅ，６ ｂｏｋ ，６８ ８Ｒ ｂｔ １ ｓ ２ Ｌ ， ８ ／ 多种
Ｃ ｃｏ ｅＩ 件 的密度 范 围从 ４ ０ Ｅ和 １ ９ ０ ｉ Ｒ ｙ ｌｎ 器 Ｉ ６ ８Ｌ １ ８ ８ｂｔ ＡＭ ， ６ ４ ６ Ｅ和 ｌ ５ ０ ０ ｉ ＡＭ 。Ｃ ｃ ｎ 器 到 ８１ Ｌ １ ２ ０ ｂｔ Ｒ ｙ ｌ ｅＩ ｏ Ｉ
基于Xilinx FPGA高速串行接口的设计与实现毕业设计
基于Xilinx FPGA高速串行接口设计与实现摘要由于时钟抖动，扭曲，队列同步和串扰噪声和各种非理想因素,进一步完善面临巨大的挑战并行传输率。
因此，串行传输,已成为高速数据传输系统在深亚微米主要选择。
在串行传输系统为了实现高速信号传输，并可节约电能和降低成本，数据更倾向于使用低摆幅模式,LVDS和CML是低电压,小的摆动，差分信号的串行传输方式，所以它被广泛地应用于PCI.快递网络物理层和高速度SERDES电路。
但这个标准的LVDS传输率只能达到3Gbps,以实现独立设计以满足5Gbps的要求及以上的高速PCI。
表达应用，本文研究了伪标准的LVDS 121（PLVDS）和CML的启动界面的设计研究.基于传输信号的理论，非理想因素和传输线的行为的信号完整性分析；提出了考虑高速串行传输系统的电路级和版图级设计；在PLVDS结束与CML收发器电路的设计，并提出了改进方案。
其中，无歪斜单端差挠度问题提高plvds收发电路，电路的性能与加速管的改进；电平转换电路的信号快速切换到低水平的高水平，没有后续电路的调整,因此,延时小；双共模反馈电流开关电路的共模电平的控制，另一个环控制输出摆幅，输出更稳定；微分预加重技术使驱动能力强、降低码间干扰。
用于CML收发器的若干关键技术，有源负反馈技术和有源电感技术不仅可以有效地扩大信号的带宽，而且可以提高电路，电路的性能，降低了电路的功耗，减少了芯片的面积；均衡技术是有效减少传输线效应符号间干扰所引起的信号失真,提高信号质量。
同时也采用三级结构的樱桃。
胡珀限幅放大器电路,均衡电路进一步放大到比较器输出低摆幅信号可以识别的电压幅值.在本文中,0。
131cm CMOS技术实现两个PCI.表达物理层PLVD和CML高速串行数据传输接口的基础上.仿真结果表明，两种接口电路的传输速率高达5Gbps,完全符合PCI Express表示应用要求。
主题词：PLVDS，CML，预加重，均衡，有源负反馈，电压比较器,失效保护Design and implementation of high-speed serial interface based on XilinxFPGAAbstractDue to clock jitter，skew，queue synchronization and crosstalk noise and various non—ideal factors, parallel transmission rate to further improve the face enormous challenges。
基于FPGA的高速数据处理与传输系统设计与开发
基于FPGA的高速数据处理与传输系统设计与开发高速数据处理与传输是当今计算机系统中至关重要的一环。
面对海量的数据和实时性要求，传统的软件处理方式已经无法满足需求。
基于FPGA的高速数据处理与传输系统则成为了解决方案之一。
FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，具备高度灵活性和强大的并行计算能力。
其与ASIC（Application Specific Integrated Circuit）相比，具备更高的可重构性和时间开发成本低的优势。
FPGA在高速数据处理与传输中，可通过并行计算和多通道数据处理，提供高效的数据处理能力。
在设计与开发基于FPGA的高速数据处理与传输系统时，需要考虑以下几个关键因素。
首先，确定数据处理与传输的需求。
根据实际应用场景和性能要求，明确系统所需要处理的数据类型、数据量和实时性要求。
比如，高速网络数据包的处理需要高速率的数据接收、解析和分析能力。
其次，进行系统架构设计。
基于FPGA的高速数据处理与传输系统通常由多个功能模块组成，如数据接口模块、数据处理模块和数据传输模块等。
需要合理划分系统的功能模块和任务，确定适当的模块间通信方式，以及处理的优先级和调度策略。
接下来，选择合适的开发工具和开发语言。
目前市场上有许多FPGA开发工具可供选择，如Xilinx的Vivado、Intel的Quartus等。
同时，FPGA开发语言也有多种选择，如Verilog、VHDL等。
根据团队熟悉程度和开发需求，选择适合的工具和语言进行开发。
在进行系统功能开发时，需要采用模块化的设计思想。
将系统功能划分为独立的模块，并通过良好的接口定义和模块间的通信实现模块之间的解耦合和复用。
此外，考虑到FPGA资源和时序约束，可以利用流水线、并行计算和流控制等技术提高数据处理效率。
在数据传输方面，可以利用高速串行接口（如PCIe、Gigabit Ethernet等）进行数据的输入和输出。
(翻译)基于FPGA的高速数据传输系统的设计与实现
基于FPGA的高速数据传输系统的设计与实现摘要：针对由三星公司8 K9KAG08U0M闪速存储器芯片组成的非标准闪速存储器，论文引入一种使用现场可编程门阵列（FPGA）的高速数据传输界面作为主要的控制器。
在USB2.0同步DMA（直接存储器存取）模式下，系统执行管理，阅读存储器中数据的传输。
系统的设计在实践中证明有效的传输速度在15分钟内达到30MB/s，在16.5G字节大小非标准存储器中的所有数据能被下载到计算机中的硬盘中。
关键词：闪速存储器，FPGA现场可编程门阵列，USB2.0I.介绍现在，在雷达、通讯系统，图像处理以及其他领域，大容量的数据存储系统已经得到了广泛的应用。
随着在速度方面需求的发展，资料储存型闪速存储器设备因为其大容量、高速度和可靠性日益成为主流存储器。
然而，其特殊接口的缺点和艰难的数据管理给它的应用带来诸多不便。
目前，有两种方法来管理这种闪速存储器类型的数据：（1）为了那些通过一种简单而流动的方式储存和管理数据的数据管理系统设计一种专门的计算机硬件电路.（2）在闪速存储器中建立一个文件系统使得数据在闪速存储器中能够随意的读写就像传统的文件系统一样。
为了满足高速的需求，文章采用了第一种方法。
基于FPGA和USB2.0的接口电路针对的是非标准型闪速存储器，实现了快速的数据阅读和传输，并且有效的传输速率到达了30MB/s。
在实际的使用中，平均的系统传输速度达到18.8MB/s 包括把数据从闪速存储器中读出然后写入一个电脑硬盘中的时间。
根据相关领域的文件资料，这篇论文中接口电路的便利性和敏捷性在国内外是出于领先地位的。
II.系统的总体设计A.总的初步设计系统被主要分成四个模块：闪速存储器模块，FPGA控制模块，USB2.0协议转换模块以及电源模块。
图片1显示了系统的方框图图片一：系统方框图闪速存储器模块由8块被分成四列的闪记忆体芯片组成。
每组两块8位的闪速存储器芯片组成了一个16位的内存，如图2所示。
基于FPGA的高速物体测速系统设计
基于FPGA的高速物体测速系统设计程志;吴锐;窦康乐;王欢;王豫【摘要】At present, the velocity measuring method of high—speed object commonly used sensors. Since the delay of sensors is the range of microsecond, traditional velocity measuring method with big error does not reach application requirements when the measured object moves rapidly. This paper introduces a velocity measuring design of high—speed object based on FPGA, which avoids to use sensors and makes the overall error decrease to about 0. 00828%. The design of velocity measurement system, based on Quartus Ⅱ as software platform, uses modular design to display the final results dynamically through the digital drive circuit. Advantages of the system are high accuracy, less peripheral circuit, high integration and high reliability etc.%目前对高速运动物体常用的测速方法基本上都要用到传感器,由于传感器的本身动作延迟大多在微秒量级,在物体高速运动情况下所测速度的误差必然比较大,因此传统的测速方法达不到应用要求；笔者设计了一种基于FPGA的高速物体测速系统,避免使用传感器,使系统的总体误差减小到0.00828％左右；该速度测量系统设计,以QuartusⅡ为软件平台,采用模块化设计并通过数码管驱动电路动态显示最终结果；该测速系统具有精度高、外围电路少、集成度高、可靠性强等特点.【期刊名称】《计算机测量与控制》【年(卷),期】2012(020)007【总页数】3页(P1766-1768)【关键词】速度测量;碰撞;FPGA;精度分析【作者】程志;吴锐;窦康乐;王欢;王豫【作者单位】西南交通大学电气工程学院,成都610031;西南交通大学电气工程学院,成都610031;西南交通大学电气工程学院,成都610031;西南交通大学电气工程学院,成都610031;西南交通大学电气工程学院,成都610031【正文语种】中文【中图分类】TP2160 引言对高速运动物体速度测量的经典方法是高速摄影机法，简单直观，但费用很高[1]。
(完整版)基于FPGA的高速数据采集系统设计毕业设计
（完整版）基于FPGA的高速数据采集系统设计毕业设计武汉纺织大学毕业设计（论文）任务书课题名称：基于FPGA的高速数据采集系统设计完成期限： 2021年3月2日至2021年5月25日学院名称电子与电气工程学院专业班级电子082指导老师王骏指导教师职称讲师学院领导小组组长签字一、课题训练内容采集系统的研制工作;以实现对模拟高频信号的处理和控制。
课题选用现场可编程逻辑器件FPGA技术，在Altera公司的Quartus II开发环境中应用VHDL语言进行FPGA的编程与仿真，研究各模块的设计方法和控制流程，结合USB2.0总线接口技术，以期实现系统与PC机连接，在PC上对数据进行分析、显示和监控等，最后对系统性能指标进行验证。
1. 培养学生通过图书馆、互联网等资源查阅相关资料（包括外文资料），训练学生自主获得知识的能力和自学能力；2. 培养学生把所学的知识用于实践并引申到相关专业知识上，锻炼出自学能力；3. 锻炼学生外文阅读及翻译能力；4. 锻炼学生的自我创新能力；5. 在书写论文的过程中，锻炼学生的语言组织能力、逻辑思维能力、办公软件使用的能力；6. 培养学生与人合作、相互交流的能力。
二、设计（论文）任务和要求1. 大量收集与本课题有关的资料：到图书馆、各大书店寻找无线充电技术以及相关电路的资料，并认真进行阅读；到各大数据库和相关网站上搜索与本课题相关的学位论文和相关资料。
2. 第四周前上交毕业设计开题报告一份。
开题报告内容与学校模板要求一致，字数不少于2000字；经指导教师检查合格后才能进行后续工作。
3. 理清论文的总体思路，完成主要的研究工作：1) 以CY7C68013为核心，设计一个FPGA的最小系统，并在此基础上通过编写VHDL程序进行系统的开发。
2) 对数据采集，高频电路设计信号和电源完整性设计。
3) 提高数据采集总体设计方案。
4) 结合USB2.0接口的控制器CY7C68013芯片，采集系统进行硬件设计。
基于FPGA的高速数据采集卡设计与实现
基于FPGA的高速数据采集卡设计与实现随着科技的不断发展，电子信息技术的应用越来越广泛。
在现代制造业、通讯系统、医学影像等领域中，高速数据采集成为了一项不可或缺的工作。
因此，设计和实现一种高效、高精度的数据采集卡成为了当前电子信息技术研究的热点之一。
本文将介绍一种基于FPGA的高速数据采集卡的设计与实现。
一、高速数据采集卡基本结构高速数据采集卡通常由模数转换器（ADC）、时钟发生器、FPGA芯片、存储器、接口电路等组成。
其中，ADC负责将模拟信号转化为数字信号，时钟发生器负责为ADC提供时钟信号，FPGA芯片负责对数字信号进行处理和分析，存储器则用于存储处理后的数据，接口电路则是将数据输出到外部设备。
二、基于FPGA的高速数据采集卡设计1. ADC选择对于高速数据采集卡来说，ADC是其中最关键的组成部分之一。
ADC的选择与高速数据采集卡的性能有着密切的关系。
本设计采用了采样率为100MSPS的ADI公司的AD9265 ADC作为该高速数据采集卡的核心部件。
2. 时钟发生器时钟发生器为ADC提供高稳定性、高准确度的时钟信号，保证了ADC采集数据的稳定性和准确性。
本设计采用了凯瑞电子公司的CCHD-957时钟发生器，它可以提供高达100MHz的准确稳定时钟信号，从而保证了ADC的正常工作。
3. FPGA芯片在高速数据采集卡中，FPGA芯片是最核心的部分，它负责ADC采集到的原始数据进行处理和分析，并将其存储到存储器中。
本设计采用了Altera公司的Cyclone IV FPGA芯片，它具有高速、低功耗、灵活的特点，可以实现对高速数据的实时处理和分析。
4. 存储器存储器是高速数据采集卡中另一个非常关键的部分，它用于存储FPGA处理后的数据。
本设计采用了容量为1G的DDR3 SDRAM作为数据存储器，其存储速度快、容量大、价格适中、成本低。
5. 接口电路接口电路负责将高速数据采集卡中的数据输出到外部设备中。
基于多FPGA的高速尺寸测量系统设计
基于多FPGA的高速尺寸测量系统设计
陈杰;潘晋孝;刘宾;陈平
【期刊名称】《电视技术》
【年(卷),期】2014(38)23
【摘要】针对传统尺寸测量系统处理速度慢、测量精度低等问题,设计了一种基于多FPGA技术和高灵敏度线阵CCD图像采集单元的高速尺寸测量系统.该系统采用延迟锁相环技术实现时钟同步,调用FPGA内部存储器IP核,并引入乒乓操作的异步FIFO设计对数据进行缓存,再由接口电路传输至上位机,实现对多参数物体测量.各子模块功能均在Xilinx FPGA的编译环境ISE中进行综合,使用MODELSIM工具进行时序仿真.实验结果表明,该系统可以满足高精度、高速实时测量的要求.
【总页数】4页(P188-191)
【作者】陈杰;潘晋孝;刘宾;陈平
【作者单位】中北大学电子测试技术国家重点实验室,山西太原030051;中北大学电子测试技术国家重点实验室,山西太原030051;中北大学电子测试技术国家重点实验室,山西太原030051;中北大学电子测试技术国家重点实验室,山西太原030051;中国科学院自动化研究所,北京100190
【正文语种】中文
【中图分类】TN919
【相关文献】
1.基于FPGA及LVDS的大尺寸测量系统设计 [J], 李涛;陈平;刘宾
2.基于FPGA的高速等精度频率测量系统设计 [J], 李红刚;张素萍;杨林楠
3.基于FPGA的关节式坐标测量机温度测量系统设计 [J], 刘惠惠;谢亮
4.大尺寸部件测量信息高速并行处理系统设计 [J], 王文清;沈海阔
5.基于FPGA的小尺寸嵌入式高速存储系统设计 [J], 李林;吴凡;杨海学;马亚辉;何斌
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关 键 词 ： 据 分 路 器 ； 信 号 完 整 性 ； 模 数 转 换 器 ； 现 场 可 编 程 门 阵 列 数
中图分 类号：Ｔ ４ ２ Ｎ ９
文献标 识码 ： Ａ
文章 编号 ：０ ６ ６ ７ （０ ６ ０ — ０ ８ ０ １０ — ９ ７ ２ ０ ）９ ０ ４ — ３
Ｄｅ ｉ ｎ ｏ ｉｈ ｓ ｅ ｄ ＤＭ ＵＸ ａ ｅ ｎ ＦＰＧＡ ｓｇ ｆｈ ｇ ｐ ｅ ｂ ｓｄｏ
ＨＡＮ ｎ —Ｇｕ 。ＺＨＡＮＧ Ｒｏ ｇ ｉ Ｙｉ
Ｉｓ ｔｔ ｏ ｌ ｔ ｎ ｓ Ｃ ｉ ｓ ｃｄ ｍ Ｓ ｉｎｅ， ｅ ｉ ０ ０ ０ Ｃ ｉ ） ｎｔｕ ｉ ｅ ｆＥｅ ｒ ｉ ， ｈｎ ｅ ａ ｅ ｙｏ ｃ ｃ ｓＢ ｉｎ １０ ８ ，Leabharlann ｎ ｃｏ ｃ ｅ Ａ ｆ ｅ ｊｇ ａ
（ ） ＭＵ ３ Ｄ Ｘ专 用 集 成 器 件 功 耗 大 （ 均 要 高 于 平 ５ ， Ｗ） 要使 其正 常 工作 ， 电源供 电和 散热 问题 会 增加
设计 成本 和设 计难 度 。 （ ） ＭＵ ４ Ｄ Ｘ专 用 集 成 器 件 属 于特 殊 芯 片 ， 容 不
易 购买 。
速率 为 赫兹 千 兆 比特 ， 增 加后 端 存 储 器和 数 据 处 会
ｓｏ ｈ ｗｎ．
Ｋｅ ｒ ｓ ｙ ｗｏ ｄ ：ＤＭＵＸ； ｓｇ ａ ｎ ｅ ａｉ ； ＡＤＣ Ｆ Ｇ ｉｎ ｌｉ ｔ ｇ ｌ ｔ ｒ ｙ ； Ｐ Ａ
１ 引 言
随着 信 号速 率 和 带宽 的提 高 ， 号采 集 的 速率 信 也相应 地 不断提 高 。如今模 数 转换器 的速 率 已经达
一
因此 选 用 另 一 种 方式 来 代 替 Ｄ Ｘ专 用 集 成 ＭＵ
器件 显得 很 必要
基 于 Ａ ｅａ公 司 Ｆ Ｇ ｈｒ Ｐ Ａ就 可 以 实 现 Ｄ Ｘ 的 ＭＵ 功 能 。其 最大 的优 势在 于存 储模 块 和数据 处理 模块 可 以 同时在 Ｆ Ｇ 中实 现 ， 比较 Ｄ Ｘ专 用集 成 ＰＡ 相 ＭＵ 器 件＋ Ｐ Ａ 这 样 的设 计 系统 来 说 ．结 构 上 简 化 很 ＦＧ 多， 而信 号完 整性 却 在很 大程 度上得 到 提高 。 下 面就 以 １ ： 作模 式 为例 ，对两 种方 式 的设 ８工 计 方案进 行 比较 。 图 ｌ 示 是 采 用 Ｄ Ｘ专 用集 成 器 件 的设 计 所 ＭＵ
altlvds模块内集成有fastdpll通过它可以以45为一级精确地调整输入时钟沿与数据之间的关1基于dmux的高速采集信号接收系统框图2基于fpga的高速采集信号接收系统框图3stratix系列器件片上阻抗匹配原理图基于fpga的高速dmux设计49国外电子元器件2006年第9期2006年9月系从而保证建立和保持时间能够满足要求
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４一 ８
《 国外电子元器￣）０ ６ ２ 年第 ９期 ２０ 年 ９月 ０６
●新 特 器 件 应 用
基 于 Ｆ Ｇ 的高速 Ｄ Ｐ Ａ ＭＵ 设计 Ｘ
韩 荣桂 ．张 毅
（ 中科 院 电子 所 ，北 京 １ ０ ８ ） ０ ０ ０
摘要 ： 绍 了基 于 Ａ ｅａ 司 Ｆ Ｇ 的高速 Ｄ Ｘ 数 据 分路 器） 介 ｈｒ 公 ＰＡ ＭＵ （ 设计 。 过 与 Ｄ Ｘ 专用 器件 的 比 通 ＭＵ
理器 件 的设 计 难度 ， 因此 降速分 流 成 为解 决 这 一 问
题 的必要 方法 。
２ 降 速 分 流 的方 法
降 速 分 流 通 常 有 两 种 实 现 方 案 ： 一 是 使 用
Ｄ Ｘ 专 用 集 成 器 件 ，另 一 种 是 在 Ｆ Ｇ 上 实 现 ＭＵ ＰＡ
ＤＭＵＸ。
到 １Ｇ ／， Ｓｓ 甚至 ２Ｇ ／。 Ｓｓ 高速 模数 转换 器输 出数 据 流
（ ） ＭＵ ２ Ｄ Ｘ专 用 集 成 器 件 输 出 的数 据 速 率 越
低 ， 输 出 占用 的数 据线 就 越 多 ， 要 减 少数 据 线 ， 其 而
其数 据 速 率又 会 相应 提 高 ， 因此 无论 其 采用 何 种 工 作模 式 ，Ｃ Ｐ Ｂ设 计 难度 都很 大 。
输出） 。
方 案 。模 拟信 号 经过 高速 Ａ Ｃ转 换后 ， 出高 速 率 Ｄ 输
的 ８位 数 据 和 １位 时钟 Ｃ ｋ ， 些信 号 经过 Ｄ Ｘ ｌｌ 这 ＭＵ 分 流 后 再 形 成 ８路 ６ ４位 的数 据 和 １位 时 钟 Ｃｋ ｌ２
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基 于 Ｆ ＧＡ 的 高速 ＤＭＵＸ 设 计 Ｐ
一９ ４一
（ 时钟 降为 原 先 的 １ ） 此 ／ 。随后 Ｆ Ｇ ８ Ｐ Ａ用 Ｃｋ ｌ２来 采
般 地 说 ， 两 种方 式 都 能很 好 地 实现 降 速 分 这
流， 在性能 上并 无优 劣之 分 。但 是从 整个 系统 考虑 ， 第二 种方 式相 对优 于第 一 种方式 ， 因如下 ： 原 （） １ 由于工艺 方 面 的限制 ， ＤＭＵ Ｘ专 用集 成 器 件 工作 模式 比较单 一 ， 不能 改变 。通 常 Ｄ Ｘ专用 且 ＭＵ 集 成 器 件 如 Ｔ ８ １ ２ Ａ ｍ ｌ 司 ） 以实 现 ｌ８模 Ｓ １０ （ ｔｅ 公 可 ： 式 （ 数 据 速 率 降 为原 先 的 １ ， 给 出 ８路 输 出 ） 将 ／ 并 ８ 或者 １ ： 式 （ 速 率 降 为原 先 的 １ ． 给 出 ４路 ４模 将 ／ 并 ４
Ａ ｓｒｃ：ｈ ｉｈｓｅ ｄＤ Ｘ（ａ ｅ ｕ ｉｌｘｒ ｂ ｓｄｏ Ｐ Ａ Ｆｅ ｒｇａ ｍａｌ Ｇ ｔ ｒ ｙ ｂ ｔａ ｔ ｅｈｇ ｐ ｅ ＭＵ ｄ ｔ ｄ ｍ ｈｐｅ ｅ） ａｅ ｎＦ Ｇ （ｉｌ Ｐｏｒｍ ｂｅ ａｅＡ ｒ ） Ｔ ａ ｄ ａ
ｆ ｍ ｅ ａ ｉ ｎ ｒ ｄ ｃ ｄ Ａ ｔ ｒ ｃ ｍｐ ｒ ｇ ｗ ｔ ｈ ｓ ｅ ｉｌ ＤＭＵＸ， ｅ ａ ｖ ｎ ａ ｅ ｏ ｈ ｓ ｍｅｈ ｄ ｉ ｒ ｏ Ａｈ ｒ ｓ ｉ ｔ ｕ ｅ ． ｆｅ ｏ ａ ｉ ｉ ｔ ｅ ｐ ｃ ａ ｏ ｎ ｈ ｔ ｄ ａ ｔｇ ｆｔ ｉ ｈ ｔｏ ｓ