fpga实验讲义
FPGA实验_FPGA基础设计
通信工程实验
过大量接线连接到 FPGA 芯片的引脚上工作，使用非常不便。随着 FPGA 容量的增大，FPGA 的设计日益复杂，设计调试成为一个很繁重的任务，因此设计人员需要一种简易有效的测 试工具，以尽可能地缩短测试时间。SignalTapⅡ只是一个内嵌功能，只需要通过相对简单 的设置，由 QuartusⅡ软件下载到 FPGA 芯片内部后，它会自动捕获设计者需要观测的信 号，并通过下载电缆将结果回传到 QuartusⅡ软件，在专门的窗口中显示。它具有无干扰、 使用方便、易于升级和成本低廉的特点。
通信工程实验
output [ 1 : 0 ] dataout; //输出数据为 2 位宽。 reg [ 1 : 0 ] reg_data [ 3 : 0 ]; //定义移位寄存器结构，2 位宽 4 位深。 always @( posedge clk or negedge reset_n ) begin
通信工程实验
③FPGA 芯片选择 CyloneⅣ E 系列的 EP4CE115F29C7，设置完后点 Finish。
endmodule ⑶ 数据选择器
数据选择器的作用是根据不同的输入信号，产生相应的输出信号。例如地址译码器就 是一种数据选择器。这里设计的是一个 2-4 数据选择器，根据 2 位宽输入信号的变化，4 位宽的输出信号会产生不同的结果。数据选择器属于组合逻辑电路。
通信工程实验
module data_sel( datain, dataout ); input [ 1 : 0 ] datain; //输入信号为 2 位宽。 output [ 3 : 0 ] dataout; //输出信号为 4 位宽。 reg [ 3 : 0 ] data_selected; //定义 reg 型内部寄存器，用来存放输出结果。 always @( datain ) //组合逻辑的 always 建模方式，括号中为组合逻辑敏感信号。 begin case( datain ) //用 case 结构实现数据选择。 2'b00 : begin data_ selected = 4'b0001; //输入为 00 时，输出为 0001。 end 2'b01 : begin data_ selected = 4'b0010; //输入为 01 时，输出为 0010。 end 2'b10 : begin data_ selected = 4'b0100; //输入为 10 时，输出为 0100。 end 2'b11 : begin data_ selected = 4'b1000; //输入为 11 时，输出为 1000。 end default : begin //当输入不满足上述条件时，执行 default 项，不能省略。 data_ selected = 4'bzzzz; //输出置为高阻态，z 表示高阻态。 end endcase end assign dataout = data_ selected; //将寄存器的输出连接到模块的输出引脚上。
fpga-cpld讲义与试验指导(清华大学电子系)
《可编程逻辑器件与应用专题》讲义附实验指导书清华大学电子工程系第一章绪论§1.1 可编程ASIC综述为特定的产品或应用而设计的芯片被称为专用集成电路ASIC（Application Specific Integrated Circuits），除了全定制的专用集成电路外，目前有五种半定制的元件，可实现ASIC的要求，它们是：*可编程逻辑器件（PLD）*复杂可编程逻辑器件（CPLD）*现场可编程门阵列（FPGA）*门阵列（Gate Array）*标准单元（Standard Cell）在这些器件中，尤其是前三种器件的出现，使得电子系统的设计工程师利用相应的EDA软件，在办公室或实验室里就可以设计自己的ASIC器件，其中近几年发展起来的CPLD和FPGA格外引人注目。
这三种器件都具有用户可编程性，能实现用户需要的各种专门用途，因此被称作可编程专用集成电路。
半导体制造厂家可按照通用器件的规格大批量生产这种集成电路，作为一种通用集成电路，用户可以从市场上选购，再通过设计软件编程实现ASIC的要求。
由于这种方式对厂家和用户都带来了好处而受到欢迎，因此发展特别迅速，已经成为实现ASIC的一种重要手段。
随着半导体技术的迅速发展，从八十年代开始，构造许多电子系统仅仅需要三种标准电路：微处理器，存储器和可编程ASIC。
电子系统设计的这场革命是从70年代开始的，当时存储器已经作为标准产品进入市场，而80年代的微处理器也成为一种标准产品。
值得注意的是，微处理器和存储器作为电子系统的两个主要模块，一直都是可编程的。
但是组成电子系统的各种控制逻辑仍然需要大量的中小规模通用器件。
直到近十年来，随着可编程逻辑器件的出现，才给电子系统的控制逻辑提供了可编程的灵活性。
而可编程门阵列作为一种高密度，通用的可编程逻辑器件与它的开发系统一起为更多的电子系统逻辑设计确定了一种新的工业标准。
越来越多的电子系统设计工程师用CPLD或FPGA作为电子系统设计的第三个模块来实现一个电子系统。
FPGA实验指导书(1)
实验一组合逻辑3-8译码器的设计 .................... 错误！未定义书签。
实验二基于FPGA的数字钟的设计 ................... 错误！未定义书签。
实验三基于NIOS的交通灯实验 .......................... 错误！未定义书签。
实验四静态图像显示 ............................................. 错误！未定义书签。
实验一组合逻辑3-8译码器的设计一、实验目的：1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。
二、实验步骤：1、打开QuartusII软件。
2、选择路径。
选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。
3、添加设计文件。
将设计文件加入工程中。
单击“Next”，如果有已经建立好的VHDL 或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。
如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。
4、选择FPGA器件。
Family选择Cyclone II，Available device选EP2C35F484C8,Packge选择Any，Pin Count 选择484，Speed grade选择Any；点击“Next”。
5、选择外部综合器、仿真器和时序分析器。
Quartus II支持外部工具，可通过选中来指定工具的路径。
这里我们不做选择，默认使用Quartus II自带的工具。
6、结束设置。
单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。
最后单击“Finish”，结束工程设置。
7、建立原理图文件。
FPGA综合讲义
1.概述1.1. 综合的目的综合是完成从RTL代码到门级电路的转换。
如果在综合时，链接了厂家的库文件，则门级电路使用的器件是厂家库文件中提供的器件。
综合在整个IC设计中，起到的作用如图1所示。
图 1 综合在IC设计中的作用由于目前IC设计规模日益增大，设计难度不断提高，设计人员必须通过综合工具实现综合任务。
目前IC所采用的是综合工具是Synopsys公司的Design Compiler。
本讲义紧密结合了Design Compiler的应用。
1.2. 综合的特性1.2.1. 综合是由约束驱动的对于一个设计来说，在进行综合前，需要给这个设计加上约束，约束也就是综合的目标，综合工具会竭力满足约束，以实现综合的目标。
约束可分为多方面，如时序方面的约束、面积方面的约束、环境属性方面的约束、驱动和负载方面的约束等。
其中最重要的约束是对时钟等与时序相关的属性进行约束。
在综合时，约束的各个方面可能存在一定的矛盾，如对速度和面积的约束，见图2所示。
综合的过程就是找到一个最好的平衡点，满足各个方面的约束。
图 2 约束中速度与面积间的关系好的、合理的约束，是综合成功的关键。
不同的约束会导致不同的综合效果。
1.2.2. 综合是基于path分析的在整个综合的过程中，完成是基于path进行时序分析的，因此path的概念非常重要。
何谓path？如下图所示。
图 3 Timing Path的概念Path是综合工具进行时序分析的基本单位。
对于一条path而言，它的起点只能是输入端口，或者触发器/寄存器的时钟端；终点只能是输出端口，或者触发器/寄存器的数据输入端（对D触发器而言，就是D端）。
结合图3而言，其中共有4条path，分别为：1）输入端口A －> FF2的D端；2）FF2的CK端－> FF3的D端；3）FF3的CK端－> 输出端口Z；4）输入端口A －> 输出端口Z。
根据控制每条path的时钟终点，可以把path分组，称为path group。
FPGA入门实验教程 适合初学者
艾米电子工作室—让开发变得更简单FPGA 入门系列实验教程——点亮LED1. 实验任务点亮发光二极管。
通过这个实验，熟悉并掌握CPLD/FPGA 开发软件QuartusII 的使用方法和开发流程以及Verilog HDL的编程方法。
2. 实验环境硬件实验环境为艾米电子工作室型号EP2C5T144 开发套件。
软件实验环境为Quartus II 8.1 开发软件。
3. 实验原理FPGA 器件同单片机一样，为用户提供了许多灵活的独立的输入/输出I/O 口（单元）。
FPGA 每个I/O 口可以配置为输入、输出、双向、集电极开路和三态门等各种组态。
作为输出口时，FPGA 的I/O 口可以吸收最大为24mA 的电流，可以直接驱动发光二极管LED 等器件。
图1. 1 为8 个发光二极管硬件原理图，本原理图对应艾米电子工作室型号为EP2C5T144 FPGA 开发板及接口板。
通过原理图可知如果要点亮这八个LED，所以只要正确分配并锁定引脚后，在相应的引脚上输出相应高电平“1”，就可实现点亮该发光二极管的功能。
本工作室开发板均采用输出“1”点亮LED 的模式，以后就不再另作说明。
图1. 1 发光二极管LED 硬件原理图艾米电子工作室—让开发变得更简单FPGA 入门系列实验教程——LED 闪烁灯1. 实验任务让实验板上的8 个LED 周期性的闪烁。
通过这个实验，熟悉并掌握采用计数与判断的方式来实现分频的Verilog HDL 的编程方法以及Quartus II 软件的使用方法和开发流程。
2. 实验环境硬件实验环境为艾米电子工作室型号EP2C8Q208 增强版开发套件。
软件实验环境为Quartus II 8.1 开发软件。
3. 实验原理艾米电子工作室开发套件板载50MHz 的时钟源，假如我们直接把它输入到发光二极管LED，由于人眼的延迟性，我们将无法看到LED 闪烁，认为它一直亮着。
如果我们期望看到闪烁灯，就需要将时钟源的频率降低后再输出。
《FPGA设计与应用》实验指导书全(Verilog版)
《FPGA设计与应用》实验指导书熊利祥编武汉理工大学华夏学院2011年9月前言一、实验课目的数字电路与系统设计实验课是电子工程类专业教学中重要的实践环节，包括了ISE开发环境基本操作及FPGA的基本原理、基带传输系统的设计、Uart串口控制器电路的设计、PS/2接口的设计、VGA显示接口设计。
要求学生通过实验学会正确使用EDA技术，掌握FPGA器件的开发，熟练使用ISE开发环境，掌握Verilog语言的编程，掌握数字电路和系统的设计。
通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所学的理论去分析研究EDA技术。
培养学生使用Basys 2开发板的能力以及运用实验方法解决实际问题的能力。
二、实验要求：1.课前预习①认真阅读实验指导书，了解实验内容；②认真阅读有关实验的理论知识；③读懂程序代码。
2.实验过程①按时到达实验室；②认真听取老师对实验内容及实验要求的讲解；③认真进行实验的每一步，观察程序代码与仿真结果是否相符；④将实验过程中程序代码和仿真结果提交给老师审查；⑤做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。
3.实验报告①按要求认真填写实验报告书；②认真分析实验结果；③按时将实验报告交给老师批阅。
三、实验学生守则1．保持室内整洁，不准随地吐痰、不准乱丢杂物、不准大声喧哗、不准吸烟、不准吃东西；2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件；3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线；4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。
目录实验一Uart通用串口接口的设计 (4)实验二PS/2接口的设计 (28)实验三VGA显示接口设计 (30)附录一 basys 2开发板资料 (36)实验一 Uart串口控制接口电路的设计一、实验目的1.掌握分频模块的设计方法。
FPGA实验报告实验2
西南科技大学实验报告课程名称：基于FPGA的现代数字系统设计实验名称：基于HDL十进制计数、显示系统设计姓名：学号:班级：通信1301指导教师：刘桂华西南科技大学信息工程学院制基于HDL十进制计数、显示系统设计一、实验目的1、掌握基于语言的ISE 设计全流程；2、熟悉、应用VerilogHDL描述数字电路；3、掌握基于Verilog的组合和时序逻辑电路的设计方法；4、掌握chipscope 片内逻辑分析仪的使用与调试方法。
二、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
2、模块端口信号说明：输入信号：Clk_50m ---系统采样时钟clk -------待计数的时钟clr ---------异步清零信号，当clr=0，输出复位为0，当clr=1，正常计数ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作输出信号：q[6：0]---------驱动数码管，显示计数值的个位cout -----------1bit 数据，显示计数值向十位的进位COM-----------共阳级数码管,公共端（接地，参考开发板原理图3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用。
1）十进制计数器模块设计输入: CLK -------待计数的时钟CLR ---------异步清零信号，当CLR =0，输出复位为0，当CLR =1，正常计数。
EN---------使能控制信号，当EN=1，电路正常累加计数，否则电路不工作输出：SUM[3:0]---------- 计数值的个位。
即，在CLK 上升沿检测到SUM=9 时，SUM 将被置0，开始新一轮的计数。
tc ------------计数值的十位进位，即：只有在时钟CLK 上升沿检测到SUM=9 时，TC将被置1，其余情况下TC=0;在设计中可以使用always，if-else-if语句实现，设计中注意不要在两个以上的always 模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source）的问题。
fpga课程设计+综合实验方案+主要知识点
FPGA 课程设计一、实验名称。
基于FPGA技术的交通灯控制系统设计二、实验仪器。
试验箱电脑数据线三、设计目的和设计要求四、电路工作原理及设计方案五、软件工作原理与调试分频模块的设计与仿真图六、心得体会FPGA综合实验安排一、FPGA综合实验选题仔细阅读下列各设计题目的说明和设计要求，每位同学按照指定的题目完成设计。
要求通过综合性实验，进一步理解和掌握硬件描述语言（VHDL或Verilog）和TOP-DOWN的设计流程，提高对实际项目的分析和设计能力，体会FPGA项目开发的过程，熟悉实验报告的编写规范。
二、总体要求1.选定题目后，要严格按照题目要求独立完成，不可随意更改题目。
2.完成总体方案及详细方案设计，提交《设计方案》；3.FPGA课设所选题目要求采用自顶向下的全正向设计方法，并选用Verilog_HDL、VHDL语言或原理图为设计输入工具。
4.要求电路的功能仿真和FPGA后仿真验证全部正确通过，且功能仿真和后仿真建议采用第三方验证工具（Modelsim6.0），综合与布局布线工具为：Quartus II。
5.完成验证方案设计，采用第三方工具完成后仿真，提交后仿真结果报告；；6.课程设计的具体评定标准：7.完成功能和引脚定义，提交功能引脚定义图；8.完成设计电路的FPGA综合及布局布线，提交综合及布局布线报告和引脚分布报告；9.选择任意一种设计输入方式，实现项目的总体设计及各个模块的设计；10.基于FPGA开发板完成设计电路的功能测试验证，提交硬件测试结果报告；11.实际设计要能够运行，并进行验收，须经过指导老师的验收后方可通过12.设计报告要符合规范。
三、实验成绩评定实验的成绩评定以课设出勤情况（20%），选定课题的难易度、完成情况及验收情况（40%）和设计报告（40%）为依据综合评分。
要求对于选定的题目，最后完成的程序在FPGA开发平台上能够运行，而且要完成基本的功能，否则视为没有完成该题目，设计报告中只有设计代码，没有设计框图及仿真文件视为不合格。
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1-5. 8位数码扫描显示电路设计《示例程序和实验指导课件位置》：\EDA_VHDL_1C3\chapter5\Ep1c3_52_SCAN\ 工程：SCAN_LED(1) 实验目的：学习硬件扫描显示电路的设计。
(2) 实验原理：图5-20所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。
被选通的数码管显示数据，其余关闭。
如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。
根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
例5-19是扫描显示的示例程序，其中clk是扫描时钟；SG为7段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT是位选控制信号，接图5-20中的8个选通信号：k1、k2、…k8 。
程序中CNT8是一个3位计数器，作扫描计数信号，由进程P2生成；进程P3是7段译码查表输出程序，与例5-18相同；进程P1是对8个数码管选通的扫描程序，例如当CNT8等于"001" 时，K2对应的数码管被选通，同时，A被赋值3，再由进程P3译码输出"1001111"，显示在数码管上即为“3”；当CNT8扫变时，将能在8个数码管上显示数据：13579BDF 。
图5-20 8位数码扫描显示电路【例5-19】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN_LED ISPORT ( CLK : IN STD_LOGIC;SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); --段控制信号输出BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );--位控制信号输出END;ARCHITECTURE one OF SCAN_LED ISSIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL A : INTEGER RANGE 0 TO 15;BEGINP1：PROCESS( CNT8 )BEGINCASE CNT8 ISWHEN "000" => BT <= "00000001" ; A <= 1 ;WHEN "001" => BT <= "00000010" ; A <= 3 ;WHEN "010" => BT <= "00000100" ; A <= 5 ;WHEN "011" => BT <= "00001000" ; A <= 7 ;WHEN "100" => BT <= "00010000" ; A <= 9 ;WHEN "101" => BT <= "00100000" ; A <= 11 ;WHEN "110" => BT <= "01000000" ; A <= 13 ;WHEN "111" => BT <= "10000000" ; A <= 15 ;WHEN OTHERS => NULL ;END CASE ;END PROCESS P1;P2：PROCESS(CLK)BEGINIF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1;END IF;END PROCESS P2 ;P3：PROCESS( A ) –-译码电路BEGINCASE A ISWHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";WHEN OTHERS => NULL ;END CASE ;END PROCESS P3;END;(3) 实验内容1：说明例5-19中各语句的含义，以及该例的整体功能。
对该例进行编辑、编译、综合、适配、仿真，给出仿真波形。
实验方式：若考虑小数点，SG的8个段分别与PIO49、PIO48、…、PIO42（高位在左）、BT的8个位分别与PIO34、PIO35、…、PIO41（高位在左）；电路模式不限，引脚图参考附录图12。
将GW48EDA系统左下方的拨码开关全部向上拨，这时实验系统的8个数码管构成图5-20的电路结构，时钟CLK可选择clock0，通过跳线选择16384Hz 信号。
引脚锁定后进行编译、下载和硬件测试实验。
将实验过程和实验结果写进实验报告。
(4) 实验内容2：修改例5-19的进程P1中的显示数据直接给出的方式，增加8个4位锁存器，作为显示数据缓冲器，使得所有8个显示数据都必须来自缓冲器。
缓冲器中的数据可以通过不同方式锁入，如来自A/D采样的数据、来自分时锁入的数据、来自串行方式输入的数据，或来自单片机等。
实验六数控分频器的设计《示例程序和实验指导课件位置》：\EDA_VHDL_1C3\chapter5\Ep1c3_53_DVF\ 工程：DVF(1) 实验目的：学习数控分频器的设计、分析和测试方法。
(2) 实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例5-20所示。
(3) 分析：根据图5-21的波形提示，分析例5-20中的各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV 的作用，并画出该程序的RTL电路图。
100.0μs200.0μs300.0μs400.0μs图5-21 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns)(4) 仿真：输入不同的CLK频率和预置值D，给出如图5-21的时序波形。
(5) 实验内容1：在实验系统上硬件验证例5-20的功能。
可选实验电路模式1（参考附录图3）；键2/键1负责输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。
编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。
(6) 实验内容2：将例5-20扩展成16位分频器，并提出此项设计的实用示例，如PWM的设计等。
(7) 思考题：怎样利用2个由例5-20给出的模块设计一个电路，使其输出方波的正负脉宽的宽度分别由两个8位输入数据控制？(8) 实验报告：根据以上的要求，将实验项目分析设计，仿真和测试写入实验报告。
【例5-20】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENCNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV ;END;实验七在QuartusII中用原理图输入法设计8位全加器(1) 实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。