FPGA综合实验项目介绍电子科技大学
FPGA 实验
电子科技大学成都学院实验报告册课程名称：FPGA实验姓名：徐源学号：1040710526院系：微电子技术系专业：集成(嵌入式)教师：李海2012 年11 月22 日实验一：计数器计数学号后两位一、实验目的：1、通过实验进一步了解和掌握FPGA开发软件的使用方法。
2、通过实验进一步熟悉Verilog HDL的编程方法。
3、掌握用Verilog HDL语言描述十进制计数器的方法。
二、实验原理和内容：通过软件编写代码并仿真实现计数器功能。
三、实验步骤：1、启动Quartus II建立一个空白工程，然后命名为counter.qpf。
2、新建一个Verilog HDL源程序文件counter.v，输入程序代码并保存。
3、对编写好的源程序文件进行综合编译，若编译过程中发现错误，则及时找出并更正，直至编译成功为止。
4、从设计文件创建模块，由counter.v生成counter.bsf模块符号文件。
5、将int_div.v和int_div.bsf拷贝到工程目录。
6、创建原理图模块counter.bdf；并将int_div.bsf和counter.bsf模块添加到图形文件中；连接各模块；加入输入输出引脚并进行引脚命名。
7、将图形文件设置成顶层文件。
8、设置芯片引脚、引脚三态，编译。
9、新建一个波形仿真文件counter.vwf，调入输入输出引脚，并对时钟、复位引脚做相应的负责操作，仿真出波形结果。
四、实验数据和结果：module count(clk,date);input clk;output [5:0]date;reg[5:0]date;always@(posedge clk)begindate<=date+1;if(date==26)begindate<=0;endendEndmodule通过实验学会了如何去编写计数器代码。
实验二：按键控制数码管显示一、实验目的：编写代码实现按键控制数码管的显示。
电子科大毕设——基于FPGA的FIR滤波器的设计(第三章)
第3章 基于FPGA 设计FIR 滤波器在前面几章讨论了基于FPGA 设计FIR 滤波器的相关原理及其相关的基础知识。
在本章中将针对前面提到的原理和方法进行进一步的应用和组合。
3.1 指标的确定在本文的设计中，所确定的指标如下：(1) 带宽100MHZ ，最小阻带衰减-35db ，带内波动小于2db 。
(2) 综合仿真。
(3) 设计出满足上述性能指标并且所需资源最少的FIR 滤波器。
(4) 阶数：22。
3.2 设计思路将输入信号的每一位通过四个延时器后，以每位信号的4个引出点作为选择控制端，选择出己经算好的系数，每一位信号选取存储器中的不同位上的数值，达到乘法移位的功能，并送到累加器。
累加器将8位信号选择出的8个数据累加后输出，得到滤波结果。
为了充分利用FPGA 中四输入查找表的电路结构，采用每8节为滤波器的一个基本单元.对于64节滤波器的设计，采用8个基本滤波单元。
3.2.1 FIR 滤波器的基本算法（1） 加法器的设计加法器是数字系统中最常用的运算电路，其他运算电路如减法器、乘法器和除法器等都可以利用加法器来实现，在本设计的中也大量的使用到了加法器。
一个基本N 位二进制加法器/减法器由N 个加法器组成。
每个加法器都执行如下的布尔方程[19]：k x =k s XOR k y y XOR k k k k c y x c ⊕⊕= (3.1)进位位按如下方法计算：1+k c =(k x AND k y ) OR (k x AND k c ) OR (k y AND k c )=(k x k y )+(k x k c )+(k y k c ) (3.2) 最简单的加法器结构称为并行加法，如图 3.4所示，是位串行格式的。
图3.4并行加法器在quartusII中提供宏模块lpm_add_sub来构造加法器和减法器。
表3.1列出了lpm add_sum 的基本逻辑参数[19]。
（2）乘法器的设计乘法器是构成DSP系统的基本部件，也是FIR数字滤波器的基本运算。
FPGA实验报告
FPGA实验报告一、实验目的本次FPGA实验目的是通过使用FPGA开发板，了解FPGA的基本原理和应用，培养学生对数字电路设计的基本能力。
二、实验原理FPGA（Field-Programmable Gate Array）是一种可编程逻辑芯片，通过在芯片中加入多个查找表、可编程互连和触发器等基本模块，使得用户可以根据实际需求程序设计芯片的逻辑功能和互连关系。
FPGA的主要优点是能快速更新设计并且重配置灵活，而且速度快、功耗低。
本次实验我们使用的FPGA开发板是Xilinx Spartan-6系列，采用的开发环境是Xilinx ISE Design Suite。
三、实验内容1.实验用到的器件及端口我们使用的FPGA开发板上有多个输入输出端口，如LED灯、开关、按键等。
其中LED灯作为输出端口，开关和按键作为输入端口。
实验中，我们通过控制开关的状态，来控制LED灯的亮与灭。
2.设计电路我们的实验电路主要由一个FPGA芯片、多个LED灯、多个开关和按键等组成。
具体设计如下：（插入电路图）3.编写代码我们使用Verilog语言来描述逻辑电路的功能，并将其编写成代码。
代码示例如下：module led_controllerinput wire CLK,input wire [3:0] SWITCH,output reg [7:0] LEDcase(SWITCH)endcaseendendmodule4.烧录代码通过Xilinx ISE Design Suite的工具链，将上述代码综合、实现、生成比特文件。
然后通过JTAG接口将比特文件烧录到FPGA芯片中。
5.实验结果实验结果是通过观察LED灯的亮灭情况来验证代码的正确性。
根据开关的不同状态，LED灯的亮灭也不同。
四、实验总结通过本次实验，我们深入了解了FPGA的基本原理和应用，并且使用了Xilinx Spartan-6系列的开发板完成了LED控制的实验。
通过观察LED灯的亮灭情况，验证了我们编写的代码的正确性。
电子科技大学电子技术综合实验秒表实验报告
现代电子技术综合实验电子秒表设计学生姓名：xxx学号：xxxxxxxxx指导老师：刘曦学院：xxxxxxxx提交时间：2015年5月摘要本文介绍了使用VHDL开发FPGA的一般流程，重点介绍了电子秒表的设计。
该设计以VHDL作为硬件开发语言，以ISE作为软件开发平台，准确地实现了秒表计数、清零、暂停等功能，并使用ModelSim仿真软件对VHDL程序实现了仿真，完成了综合布局布线，最终将程序下载到芯片Spartan-3A，测试结果良好。
关键字：FPGA VHDL ISE ModelSim 电子秒表目录第一章引言————————————————————————————4 第二章基于FPGA的VHDL设计流程——————————————————42.1 时间的概念及计时方法————————————————————42.2 VHDL语言简介———————————————————————42.2.1 VHDL语言特点————————————————————-42.2.2 VHDL语言优势————————————————————-62.3 FPGA简介—————————————————————————62.3.1 FPGA的主要特点———————————————————-62.3.2 FPGA的开发流程————————————————————6 第三章电子秒表的软件开发环境———————————————————63.1 ModelSim简介————————————————————————73.1.1 ModelSim的特点————————————————————-73.2 ISE简介——————————————————————————-7 第四章电子秒表的设计与实现————————————————————-74.1 实验任务——————————————————————————94.2 实验条件——————————————————————————94.3 系统需求和解决方案—————————————————————94.4 各模块的实现————————————————————————94.4.1 分频器————————————————————————104.4.1.1 分频得到1KHz的时钟信号—————————————104.4.1.2 分频得到100Hz的时钟信号————————————104.4.2 输入控制电路—————————————————————114.4.2.1 防抖电路————————————————————114.4.2.2 控制电路————————————————————114.4.3 计数模块———————————————————————124.4.3.1 十进制计数器——————————————————124.4.3.2 六进制计数器——————————————————134.4.4 锁存器————————————————————————134.4.5 显示模块———————————————————————134.4.5.1 扫描器—————————————————————134.4.5.2 数据选择器———————————————————144.4.5.3 七段译码器———————————————————144.5 分配引脚和下载实现————————————————————-144.6 实验结果及仿真——————————————————————-15 第五章结论———————————————————————————155.1 实验结论—————————————————————————155.2 心得体会—————————————————————————15参考文献———————————————————————————16 致谢—————————————————————————————16 附录————————————————————————————17第一章引言随着现代电子科技的发展，各种新型的电子产品层出不穷，而高精度的电子秒表作为电子产品的一部分，在人们的日常生产、生活中发挥着极其重要的作用。
FPGA综合实验项目介绍(电子科技大学).
加速度传感电路硬件设计
调试波形
计步器功能FPGA程序设计
系统模块组成
系统联合调试
数字频率计综合设计
49
功能指标
1、被测输入信号：方波 2、测试频率范围为：10Hz～100MHz 3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz 4、显示工作方式：a、用六位BCD七段数码管显示读数。 b、采用记忆显示方法 c、实现对高位无意义零的消隐。
TC
fx
fx 1/T x
55
周期测量法误差
T N T x c T N T x c
其中
N 1 1 N N Tf x
称为±1误差
Tc f c TC fc
称为标准频率误差
56
设计方框图
被 测 信 号 输 入
放 大 整 形
闸门
GATE
计数器
CLEAR
锁存器
T2=4
S0
T2<4
真值表
内部模块
分频电路设计 计数器设计 状态转换器设计
时间显示器设计
智力抢答器综合设计
22
基本功能
编号为1-6的选手在规定的时间内（10秒）按 键抢答； 抢中编号锁定显示，其他无效； 主持按键控制清零和开始；
选手抢中后在规定的时间内（30秒）答提;
N fx T
①
放大整形
②
闸门
④
⑤
计数器
② ③
时基信号 发生器
③
门控 电路
电子科技大学综合课程设计FPGA秒表
现代电子技术综合实验(数字秒表）实验报告姓名学号时间201３年4月25日中文摘要摘要:随着电子信息产业的不断发展,基于FPＧA的应用技术发展迅速,在某些领域ＦPＧＡ正逐步代替ｄsp、arｍ、单片机等微处理器。
本文设计一个基于ＦPGA技术的数字秒表。
首先，我们把晶振产生的50MHZ时钟信号送入FＰＧA芯片内,经FPGA内分频模块处理产生1KＨＺ时钟信号。
秒表的功能模块由VHDL语言编写，在Xiｌinｘ的ＩSE环境下调试，并在Moｄelｓiｍ上完成仿真,在最后把产生的信号送入LＥD显示电路里进行显示。
本文从电子秒表的具体设计触发,详细阐述了基于ＦPGA的数字秒表的设计方案,设计了各模块的代码,并对硬件电路进行了仿真。
关键词:ＦPGA，VHDL，电子秒表目录第一章引言 (4)第二章基于FPGA的ＶHDL设计流程ﻩ42.１概述ﻩ42．２ＶHDL语言介绍ﻩ错误!未定义书签。
２.2．1 VHDL的特点ﻩ错误!未定义书签。
2．2.2 基于VHDL的自顶向下设计方法ﻩ错误!未定义书签。
2.3FPGＡ开发介绍 (7)２.3.1 FPGＡ简介ﻩ7２.３.2 ＦＰGA设计流程...................................... ８２.3.３Ｓpａrtａn-II芯片简介ﻩ9第三章数字秒表的设计与实现..................................... 1５3．1项目任务与设计思路....................................... １5 3.2基于VＨDＬ方法的设计方案................................... １53．3系统电路设计1ﻩ６3．４系统单元模块设计3.４.1 分频器ﻩ１７3.4．2 计数器 (18)3．４.3 扫描控制显示电路 (24)3.４.４按键消陡模块ﻩ３03.４.5 控制电路模块......................................... 3１3.4.６锁存器模块33ﻩ３.４.７电子秒表顶层连接模块．.．.........．...．..．．.......．.．....．３4３.5系统硬件实现与调试．．．......．.．．．..．.．....．..．.．...．.．.．.......．373.６结束语 ...．.．.．..．......．...．.．....．....．.......．.．．．. (38)致谢........................................................... 3８第一章引言随着电子信息产业的发展,数字系统的规模越来越大,更多采用自顶而下的模块化设计方法，这就要求技术人员对于基本的模块有着深入的理解。
电子科大毕设——基于FPGA的FIR滤波器的设计(第三章)
第3章 基于FPGA 设计FIR 滤波器在前面几章讨论了基于FPGA 设计FIR 滤波器的相关原理及其相关的基础知识。
在本章中将针对前面提到的原理和方法进行进一步的应用和组合。
3.1 指标的确定在本文的设计中，所确定的指标如下：(1) 带宽100MHZ ，最小阻带衰减-35db ，带内波动小于2db 。
(2) 综合仿真。
(3) 设计出满足上述性能指标并且所需资源最少的FIR 滤波器。
(4) 阶数：22。
3.2 设计思路将输入信号的每一位通过四个延时器后，以每位信号的4个引出点作为选择控制端，选择出己经算好的系数，每一位信号选取存储器中的不同位上的数值，达到乘法移位的功能，并送到累加器。
累加器将8位信号选择出的8个数据累加后输出，得到滤波结果。
为了充分利用FPGA 中四输入查找表的电路结构，采用每8节为滤波器的一个基本单元.对于64节滤波器的设计，采用8个基本滤波单元。
3.2.1 FIR 滤波器的基本算法（1） 加法器的设计加法器是数字系统中最常用的运算电路，其他运算电路如减法器、乘法器和除法器等都可以利用加法器来实现，在本设计的中也大量的使用到了加法器。
一个基本N 位二进制加法器/减法器由N 个加法器组成。
每个加法器都执行如下的布尔方程[19]：k x =k s XOR k y y XOR k k k k c y x c ⊕⊕= (3.1)进位位按如下方法计算：1+k c =(k x AND k y ) OR (k x AND k c ) OR (k y AND k c )=(k x k y )+(k x k c )+(k y k c ) (3.2) 最简单的加法器结构称为并行加法，如图 3.4所示，是位串行格式的。
图3.4并行加法器在quartusII中提供宏模块lpm_add_sub来构造加法器和减法器。
表3.1列出了lpm add_sum 的基本逻辑参数[19]。
（2）乘法器的设计乘法器是构成DSP系统的基本部件，也是FIR数字滤波器的基本运算。
fpga实训报告
fpga实训报告摘要：本实训报告旨在介绍FPGA（现场可编程门阵列）的基本原理和应用。
文章首先介绍了FPGA的概念和发展历程，然后详细阐述了FPGA的结构和工作原理。
接着，报告列举了几个常见的FPGA应用领域，并重点介绍了在数字信号处理和通信系统中的应用。
最后，本报告总结了FPGA在实际项目中的优势和挑战，并展望了FPGA技术的未来发展方向。
1. 引言FPGA是一种可编程的逻辑芯片，具有灵活性高、性能强等特点，因而在数字电路设计和嵌入式系统开发中得到广泛应用。
本实训报告将深入介绍FPGA的原理和应用领域。
2. FPGA的概念和发展历程FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，最早由Xilinx公司于1985年推出。
与传统的固定功能集成电路相比，FPGA可以通过编程实现不同的逻辑功能。
随着技术的发展和需求的增加，FPGA的规模不断扩大，性能也不断提高。
3. FPGA的结构和工作原理FPGA由可编程逻辑元件、输入/输出接口和内部互联网络构成。
可编程逻辑元件由可编程查找表（LUT）、触发器和算术逻辑单元等组成，可以通过配置位流（Configuration Bitstream）来实现不同的逻辑功能。
内部互联网络用于连接各个逻辑元件和输入/输出接口，实现信号的传输和通信。
4. FPGA的应用领域4.1 数字信号处理FPGA在数字信号处理中广泛应用，例如音频和图像处理等。
由于FPGA具有并行计算能力和高速数据处理特性，可以实现实时的信号采集、转换和滤波等功能。
4.2 通信系统FPGA在通信系统中也有重要应用，例如调制解调器、协议转换器和网络路由器等。
通过FPGA的可编程性，可以根据不同的通信标准和协议进行灵活配置和优化设计。
4.3 自动化控制FPGA可应用于自动化控制系统，如工业控制和机器人控制等。
通过实时数据采集和处理，FPGA可以实现高精度控制和实时响应。
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内部模块
分频器 计数器 扫描显示及译码控制 开始/停止使能控制 清零控制
6
模块设计
分频器
•提供的标准信号是48MHz • 输出二个信号1KHz、100Hz
7
分频器实现原理
例
10个
基于计数器方法实现
clkin
1 2 3 4 51 2 3 4 5 1 2
clkout
主要语句i：f clikfin'ecvlkein'teavnedntclkaind='1'ctlhkienn= '1' then if cinf t=c1n0t =th5enthcennt<=1; else cnt<<==cn1t;+1; end if;clkout <=not clkout;
分 秒 0.01秒
扩展功能： 按键消抖；选手时间分时显示
3
系统组成（基本要求）
石英 振荡器
分 频 器
显示
时
间
计
控制
显
数
开始/停止
使能
器
示
按键
控制
复位 按键
4
系统组成（扩展要求）
石英 振荡器
分 频 器
计
数
器
开始/复位
显示 控制
时 间
显 示
按键
消抖
选手到终点计 时存/取按键
电路
数据 锁存
数据 读取
5
主要内容
1.数字跑表综合设计
2.交通灯控制器综合设计 3.智力抢答器综合设计 4.加速度传感器的计步器
综合设计 5.数字频率计综合设计
数字跑表综合设计
2
指标
1、跑表精度为0.01秒 2、跑表计时范围为：1小时 3、设置开始计时/停止计时、复位两个按钮 4、显示工作方式：用六位BCD七段数码管显示读数。显示格式：
22
模块组成
编码锁存器 抢答定时器 答题定时器 报警延迟器 多路选择器 扫描控制器
23
可编程实现原理框图
选手 按键 主持 按键
时钟
编码 锁存器
抢答 定时器
答题 定时器
报警器
多路 选择器
报警 输出
显示 输出
扫描 控制器
24
扫描 输出
模块设计
编码锁存器
开始信号低电平有效 选手按键为负触发 选手编码输出为七段显示数码信号，共阳管。
G
14
交通灯控制器综合设计
功能要求
▪ 设计一个十字路口的交通灯控制电路；
东西方向车道和南北方向车道两条交叉道路上的车 辆交替运行，每次通行时间都设为45秒，时间可设置 修改；
在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换 运行车道；
黄灯亮时，要求每秒闪亮一次； 每一种灯亮的时间用数码管进行显示
智力抢答器综合设计
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基本功能
编号为1-6的选手在规定的时间内（10秒）按 键抢答；
抢中编号锁定显示，其他无效； 主持按键控制清零和开始； 选手抢中后在规定的时间内（30秒）答提; 具有报警提示功能，分别提示抢答开始，有人
抢答，抢答时间到，答题时间到。报警延时学 号+500，单位ms；
（采用倒计时法显示）。
▪ 系统组成
分频器
到计时 计数器
信号灯 转换器
东西方向 信号灯
南北方向 信号灯
▪ 状态图
T2=4
T2<4 S3
R1Y2 T1=45
T1<45
S0 G1R2 T1=45
Y1R2
S1
T2<4
S2 R1G2
T2=4
T1<45
▪ 真值表
▪ 内部模块
▪ 分频电路设计 ▪ 计数器设计 ▪ 状态转换器设计 ▪ 时间显示器设计
编
Q_Z
码 抢中信号
27
模块设计
抢答定时器
开始信号低电平有效 系统时钟48MHz 计时5秒，输出数据数码管显示（共阳）
28
抢答定时器内部流程
QZ 抢中
START
主持人
CLK 48MHz
分 频 器 1Hz
倒 Q(4—0) 计 时间数据 数 器 时间到
七 段 译 DOUT(6:0) 码 器
SJD_QD
10
异步级联原理图：
11
模块设计
译码显示控制
8位数码管采用动态扫 描方式
G
数码管为共阳数码管
12
数码管工作原理
显示原理
CLK 扫描
计数
MH(3:0) ML(3:0) SH(3:0) SL(3:0) DS(3:0) CS(3:0)
SEL(2:0)
数据
SIG(3:0) 七段
SEG(6:0)
选择
译码器
CLK 系统时钟
器
48MHZ
33
报警延迟器内部流程2
START
QZ
SJD_QD
SJD_DT CLK
触发 BJ1 计数延时1
触发 BJ2 计数延时2
触发 计数延时3 BJ3
触发 BJ4 计数延时4
34
或
与门
Bቤተ መጻሕፍቲ ባይዱ 报警输出
模块设计
多路选择器
数据输入：抢中选手号码，抢答计时，答题计时， 三个数据均是七段码信号。
任务与指标
（1）运用加速度传感器、放大电路以及基于555定 时器的脉冲整形电路的相关原理，设计一个能够检测步 频加速信号，并将步频加速信号转换成脉冲信号的步频 脉冲产生电路。
end if; else end process;cnt <= cnt + 1; clkmid<=ceonndv_ifs;td_logic_vector(cnt,4); clkout<=clkmid(3);
end if; 8
模块设计
▪ 计数器
计数器级联后
单级计数器
9
同步级联原理图：
级联方式：同步级联和异步级联
25
编码锁存器内部流程1
SJD_QD 抢答时间到
START 开始与清零 XS(5:0) 选手输入
Q(6:0)
编 选手号码 码 Q_Z 器
锁 S(6:0) 存 抢中选手号码 器
QZ
抢中信号
26
编码锁存器内部流程2
或
SJD_QD 时间到 START 开始与清零
XS(5:0)
选手输入
锁 S(6:0)
存 抢中选手号码
31
模块设计
报警延迟器
系统时钟48MHz 报警源：start，qz，sjd_qd，sjd_dt。 报警输出qz，每个源触发低电平有效，持续200ms
32
报警延迟器内部流程1
START 开始
QZ
抢中
报
警
SJD_QD 抢答时间到 触
SJD_DT 答题时间到 发
B_J
延 迟 计 BJ 时 报警输出
选择控制：来自扫描输出的两位信号。 数据输出：数码管七位信号
35
模块设计
扫描控制器
系统时钟48MHz 输出扫描频率控制在1KHZ—100KHZ左右。
36
扫描模块内部流程
CLK 48MHz
模
分
8
频 CLK_1000 计 器 48KHz 数
器
S(2:0)
37
系统图
38
加速度传感器计步器综合设计
29
模块设计
答题定时器
模块计时启动信号QZ，来自编码锁存的抢中信号 系统时钟48MHz 计时10秒，输出数据数码管显示（共阳）
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答提定时器内部流程
QZ 抢中
CLK 48MHz
分 频 器 1Hz
倒 Q(9—0) 计 时间数据 数 器 时间到
七 段 译 SOUT(6:0) 码 器
SJD_DT