基于AMBA总线的SPI协议IP核的设计与验证

虚拟仪器技术 电　子　测　量　技　术 EL ECTRON IC M EASU REM EN T TECHNOLO GY第33卷第1期2010年1月　基于AMBA总线的SPI协议IP核的设计与验证赵　杰　曹　凡　冮殿亮(中国科学技术大学物理系微电子实验室　合肥　230026)摘　要:基于AMBA总线接口,设计了一个可灵活配置为Master/Slave模式、可设置传输速率并能适用于4种时钟模式的SPI协议IP核。

详细说明了该IP核的系统构架、接口信号和子模块设计,使用Verilog HDL实现硬件设计,通过FP GA时序仿真,验证了该设计在实际工程应用中的有效性。

关键词:SPI协议;IP核;AMBA总线;Verilog HDL;FP GA中图分类号:TN919 文献标识码:ADesign and verif ication of IP core of SPI protocol based on AMBA BusZhao Jie　Cao Fan　G ang Dianliang(Lab of Microelectronics Physics Depart ment University of Science and Technology of China Hefei230026)Abstract:Nowadays the application of SPI Bus is keep growing,and IP core of SPI protocol has become a hot spot in IC design field.However,the f unctionality of the designs already presented is not ually they couldnπt f unction as SPI Slave,or couldnπt transmit and receive data in all four clock modes.Based on AMBA Bus,we designed an IP core of SPI protocol,which could be configured as SPI Master or SPI Slave,could set different transmission speed,and could work in any one of the four clock modes.This article introduces the structure,interface and implementation of the IP core using Verilog HDL in detail.A simulation example of FP GA timing analysis is presented to show the validity of this design in engineering applications.K eyw ords:SPI protocol;IP core;AMBA Bus;Verilog HDL;FP GA0　引 言可复用IP核的设计是SOC设计的关键,也是FP GA 开发的重要环节。

而SPI串行通讯总线具有结构简单、通讯速度快等显著优点,在嵌入式系统中应用日趋广泛,例如基于SPI总线的数据采集系统[1],基于SPI接口的DSP 的Flash扩展方案[2],以及利用SPI总线连接DSP和单片机[3]等。

实现SPI协议的IP核已经成为业界的设计热点之一,但现有设计功能不够完善。

文献[425]设计了SPI Master模块,没有实现SPI Slave功能;文献[6]介绍一种基于AMBA总线的SPI协议IP核设计,但其重点说明IP核设计的规范流程和方法,对于SPI模块本身的特性叙述不多。

为了给SOC设计和FP GA开发提供最大的灵活性,有必要设计一种可配置为Master或Slave模式,可设置通信速率并能适用于不同传输模式的SPI模块。

本文设计的基于AMBA总线的SPI协议IP核具备上述优点。

选择AMBA总线作为接口的原因是它方便灵活,且完全免费,在基于ARM,SPARC等处理器系统级芯片设计中已经成为SOC的总线标准[7]。

1　SPI协议简介SPI(serial peripheral interface)是Motorola公司推出的一种同步、高速、全双工的串行通信总线,主要用于嵌入式CPU与各种外围设备的通信。

SPI的信号线为同步串行时钟SPICL K、主机输出从机输入MOSI、主机输入从机输出MISO、从机选择SS。

协议规定了主、从两种工作模式,工作在主模式的器件负责输出通讯时钟SPICL K,并初始化数据传输。

协议规定了4种传输时序,其共同点是每位数据的发送/接收需要1个SPICL K周期,每次可传输若干个8位数据。

4种时序由时钟极性CPOL和时钟相位CP HA的不同取值来区分。

CPOL=0代表空闲状态为低电平,而CPOL=1代表空闲状态为高电平;CP HA=0和CP HA= 1决定了数据在不同的SPICL K边沿有效。

4种传输时序如图1所示。

赵　杰等:基于AMBA 总线的SPI 协议IP 核的设计与验证第1期图1　SPI 协议的4种数据传输时序[8]2　SPI 协议IP 核的设计本IP 核可以通过SPI 总线和其他设备通信,并通过A PB 总线连接A PB Host (例如ARM CPU ,或SPARC等)。

A PB Host 通过APB 总线接口对SPI 模块进行状态控制、数据读写、中断处理等操作。

2.1　系统模块结构图系统模块结构图如图2所示。

图2　系统模块结构图2.2　接口说明PRESETn :复位信号,有效时模块回到初始状态。

PSEL :片选信号,有效时选中模块,方可进行操作。

PENABL E :操作使能信号。

读写操作需该信号有效。

PWRITE :写入使能信号。

当PSEL 有效且该信号为高电平,表示写入操作;PSEL 有效且该信号为低电平表示读取操作。

PADDR[5:2]:地址信号。

指定操作的目标寄存器。

PWDA TA[7:0]:写入数据信号。

可写入控制命令或待传输的数据。

PRDA TA[7:0]:读取数据信号。

可读取寄存器的值或接收到的数据。

PCL K:A PB 总线时钟。

以上为A PB 总线接口信号。

下面是和SPI 串行通信相关的信号。

RX :串行数据输入信号。

TX :串行数据输出信号。

CL KOU T :SPI Master 时钟输出信号。

若配置为Slave 则　第33卷电　子　测　量　技　术该信号无用。

CL KIN :SPI Slave 时钟输入信号。

若配置为Master 则该信号无用。

FSSOU T :SPI Master 帧控制信号,当数据传输开始时变为低电平,结束后回复高电平。

若配置为Slave 则该信号无用。

可作为SPI 从机选择信号SS 输出端。

FSSIN :SPI Slave 帧控制输入信号,若配置为Master 则该信号无用。

可作为SPI 从机选择信号SS 输入端。

2.3　各模块设计采用自顶向下的设计方法划分出子模块,主要子模块实现的功能及设计方法如下。

2.3.1　AMBA A PB 接口模块AMBA A PB interface 主要负责地址解码以及读写寄存器。

实现方法是将各寄存器的地址保存为常量数组,当片选信号PSEL 有效时,将地址总线PADDR[5:2]的值和这些地址常量一一对比,如果和某个地址常量相符,则对相应的寄存器进行读写操作。

2.3.2　寄存器模块Register Block 存储控制寄存器、状态寄存器和数据寄存器的数据。

其中控制寄存器SCR0,SCR1可以设置4种SPI 时序,并设定模块为SPI Master/Slave 模式;数据寄存器SDR 保存发送/接收数据。

2.3.3　时钟分频模块当模块被配置为SPI Master 时,时钟分频模块Clock prescaler 将A PB 总线时钟PCL K 分频,产生内部时钟信号CL KDIV 。

分频功能利用倒数计数器实现,计数初值保存在寄存器CPSR 。

CL KDIV 经过收发逻辑模块,产生频率为其一半的CL KOU T 信号,该信号是SPI 通信的主时钟信号。

分频公式为:CL KD IV =PCL K1+CPS R CL KOU T =PCL K2×(1+CPS R )2.3.4　接收缓存和发送缓存由于A PB 总线时钟速度和SPI 的传输速度不匹配,设计了收发缓存模块。

接收缓存RxFIFO 是数据位宽为8,深度为8的先进先出缓存,接收数据从接收移位寄存器被复制到RxFIFO ,直到A PB 总线将其读出。

发送缓存TxFIFO 同样位宽为8,深度为8。

发送数据将缓存在此直到被复制到发送移位寄存器。

2.3.5　中断控制模块本SPI 模块可产生4个独立的可屏蔽中断信号:发送请求、接收请求、接收溢出以及接收超时。

中断控制模块Interrupt generation logic 产生一个综合中断信号,为以上4个信号的或函数。

2.3.6　发送和接收逻辑模块Transmit/Receive Logic 主要负责SPI 协议时序控制,在每个SPI 时钟周期传送一位数据。

为了能配置为Master/Slave 模式,设计两个独立的数据收发模块M TxRxCntl 和STxRxCntl ,分别实现在Master 和Slave 模式下的时序控制功能。

在控制寄存器中设置M/S 选择位作为Master 和Slave 模块的片选信号,同一时刻只选通其中一个模块。

分析SPI 协议时序,将数据传输过程分解为若干阶段,每个阶段用有限状态机的一个状态描述。

主模式下数据传输有限状态机如图3所示。

图3　主模式下数据传输的有限状态机 初始状态为空闲状态。

Tx 发送数据准备好后,在下个CL KDIV 上升沿进入桢开始状态,并将桢控制输出信号FSSOU T 置为低电平。

之后从发送第一位数据状态开始数据传输,状态转换由CL KDIV 上升沿触发。

发送状态和接收状态相互交替,每个状态发送或接收一位数据,持续一个CL KDIV 周期。

发送和接收状态下将SPI 时钟输出信号CL KOU T 置为相反电平,因此收发一位数据构成一个完整的CL KOU T 周期,CL KOU T 的频率是CL KDIV 的一半。

字节传输完毕后,若Tx 数据未准备好则判定为帧结束,FSSOU T 恢复至高电平,并回到空闲状态;若Tx 准备好则判定为连续字节传输过程,转移到发送第一位状态开始新字节的传输。