总线周期类型
总线周期的概念
DMA总线周期的概念1.微处理器是在时钟信号CLK控制下按节拍工作的。
8086/8088系统的时钟频率为4.77MHz，每个时钟周期约为200ns。
2.由于存贮器和I/O端口是挂接在总线上的，CPU对存贮器和I/O 接口的访问，是通过总线实现的。
通常把CPU通过总线对微处理器外部（存贮器或I/O接口）进行一次访问所需时间称为一个总线周期。
一个总线周期一般包含4个时钟周期，这4个时钟周期分别称4个状态即T1状态、T2状态、T3状态和T4状态。
1.DMA的通道选择不是随便的，要根据映像来。
2.外设地址的自增，可能会曾到下一个外设，比如：0X40012400为ADC1的起始地址0X40012800就是ADC2的起始地址了所以在设置此元素是否要递增时要注意了。
STM32 DMA使用详解DMA部分我用到的相对简单，当然，可能这是新东西，我暂时还用不到它的复杂功能吧。
下面用问答的形式表达我的思路。
DMA有什么用？直接存储器存取用来提供在外设和存储器之间或者存储器和存储器之间的高速数据传输。
无须CPU的干预，通过DMA数据可以快速地移动。
这就节省了CPU的资源来做其他操作。
有多少个DMA资源？有两个DMA控制器，DMA1有7个通道，DMA2有5个通道。
数据从什么地方送到什么地方?外设到SRAM（I2C/UART等获取数据并送入SRAM）；SRAM的两个区域之间；外设到外设（ADC读取数据后送到TIM1控制其产生不同的PWM占空比）；SRAM到外设（SRAM中预先保存的数据送入DAC产生各种波形）；……还有一些目前还搞不清楚的。
DMA可以传递多少数据？传统的DMA的概念是用于大批量数据的传输，但是我理解，在STM32中，它的概念被扩展了，也许更多的时候快速是其应用的重点。
数据可以从1～65535个。
直接存储器存取（Direct Memory Access，DMA）是计算机科学中的一种内存访问技术。
它允许某些电脑内部的硬体子系统（电脑外设），可以独立地直接读写系统存储器，而不需绕道 CPU。
《微机基础原理及应用》期末自测题标准答案版
《微机基础原理及应用》期末自测题标准答案版《微机原理及应用》期末自测题一、基本概念与术语1、8086是（16 ）位计算机。
8086地址线有（20 ）条，可直接寻址的空间最大为（1M ）。
2、总线周期是指（进行一次总线操作的时间）。
基本总线周期有（4 ）T状态。
Tw状态是指（等待周期）。
3、8086CPU允许的I/O地址线最多可达（16 ）条，最大寻址I/O空间为（64K ）。
4、8086CPU由（总线接口部件BIU，执行部件EU ）两部分组成，其功能为（总线接口部件BIU，负责控制存储器与I/O端口的信息读写，包括指令获取与排队、操作数存取等。
执行部件EU负责从指令队列中取出指令，完成指令译码与指令的执行行。
）。
其中8086CPU中标志寄存器的作用是（记录指令运行的状态标志和控制标志），指令队列的作用是（完成指令的获取和排队），20位地址加法器的作用是（将执行单元提供的16位非重定位地址重定位为20位的存储器物理地址，用于存储器接口访问总线上实际的物理存储器）。
代码段物理地址由CPU的（CS,IP ）两个寄存器确定。
堆栈段物理地址由CPU的（SS,SP ）两个寄存器确定。
5、8086中断源有（系统外部中断，内部中断两）个。
8086中断服务程序入口地址由( 中断向量表)组成。
中断类型号为20H，其中断向量为（80H ）。
6、I/O指令IN/OUT，传送数据的寄存器为（AL,AX ），间接寻址时使用寄存器（DX ），其中IN AL,DX的含义是（将DX中的数据写入到AL中）。
OUT 60H,AL的含义是（将AL读出到地址为60H的端口中）。
7、一片8259A可以管理（8 ）级中断；3片8259A可以管理（16 ）级中断。
8、硬件中断是（外部引发，随机的，执行总线周期，中断类型码由中断控制器提供），软件中断是（内部引发，确定的，不执行总线周期，中断类型确定）软件中断优先级与硬件中断优先级相比，（软件中断）的级别高。
8086总线周期时钟周期
2. 总线接口部件 BIU 负责CPU与存储器、I/O设备之间传送数据、地址、 状态及控制信息。 组成：
● 4个段地址寄存器（CS、DS、ES、SS） ● 16位的指令指针寄存器IP(Instruction Pointer) ● 20位的地址加法器 ● 6字节的指令队列缓冲器 ● 总线控制逻辑
注意：一个存储单元的物理地址是惟一的，而它对应 的逻辑地址是不惟一的。
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（3）指令指针寄存器IP—— 16位
功能：用来存放将要执行的下一条指令在代码段中的 偏移地址。在程序运行过程中，BIU自动修改 IP中的内容，使它始终指向将要执行的下一条 指令。
注意：程序不能直接访问IP，但是可通过某些指令修 改IP的内容。例如, 执行转移指令时，会将转 移的目标地址送入IP中，以实现程序的转移。
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在8086存储空间中，把16字节的存储空间称作一内存节 (paragraph)。要求各个逻辑段从节的整数边界开始，即段 首地址低4位应该是“0”，把段首地址的高16位存放在段寄 存器DS或CS或SS或ES中。
00000H 00010H 00020H …… FFFF0H
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允许段在整个存储空间浮动，即段与段之间可以 部分重叠、完全重叠、连续排列。在整个存储空间中 可设置若干个逻辑段。
地址指针自动增量；DF=1，表示地址指针自动减量。DF 可通过STD指令置位，也可通过CLD指令复位。
● IF（Interrupt Flag） 中断允许标志位 ----- 用于控制CPU是否允许响应可屏蔽中断请求。 IF=1，表示允许CPU响应可屏蔽中断请求。 IF=0， 表示禁止CPU响应可屏蔽中断请求。 IF可通过STI指令置 位（置1），也可通过CLI指令复位（清零）。
第5章-8086(8088)总线操作和时序
T4状态：完成当前数据的采样，结束当前的总线周期。
5.2 8086/8088CPU的引脚信号
8086/8088CPU ➢ 采用40个引脚的双列直插式封装形式。 ➢ 为了解决功能多与引脚少的矛盾，8086/8088CPU采用了
5.1 时钟周期、总线周期和指令周期
时钟周期 8086的基本总线周期需要4个时钟周期
4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数
5.1 时钟周期、总线周期和指令周期
一个基本的总线周期通常包含 4 个T状态
用于等待存储器或I/O接 口相应的等待状态
8088
GND 1 A14 2 A13 3 A12 4 A11 5 A10 6 A9 7 A8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
40 VCC(5V) 39 A15 38 A16/S3 37 A17/S4 36 A18/S5 35 A19/S6 34 SS0(HIGH) 33 MN/MX 32 RD 31 HOLD (RQ/GT0) 30 HLDA (RQ/GT1) 29 WR (LOCK) 28 M/IO (S2) 27 DT/R (S1) 26 DEN (S0) 25 ALE (QS0) 24 INTA (QS1) 23 TEST 22 READY 21 RESET
8086
GND 1 AD14 2 AD13 3 AD12 4 AD11 5 AD10 6 AD9 7 AD8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
总 线 概 述
通信总线
用于主机和I/O设备或者微 机系统与微机系统之间通信 的总线，又称为外部总线。
1）按总线分级 结构划分
系统总线
通常一个模块就是一块插件 板，各个插件板的插座之间采 用总线连接，以实现相互间的 信息交换和数据传输，这样的 总线叫做系统总线。
2）按总线功能或信号类型划分
地址总线 用于传输地址信息， 一般采用三态逻辑。
寻址阶段
取得总线使用权的主控模块，通过总线发出本 次打算访问的从属模块的地址及有关命令，以 启动参与本次传输的从属模块。
传输阶段
主控模块和从属模块之间进行数据传输，数据 由源模块发出经数据总线流入目的模块。
结束阶段
主控模块的有关信息均从系统总线上撤 除，让出总线。
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1.3 总线标准的基本内容
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2.总线的分类
CPU总线
又称为片内总线，是微机系统 中速度最快的总线，位于CPU内 部，作为运算器、控制器、寄 存器组等功能单元之间的信息 通路。
局部总线
直接连接到CPU总线的I/O总 线，因此使有高需求的外设和 处理器更密集地集成，为外设 提供了更宽更快的高速通路。
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此种方式是前两种方式的折中。 从总体上看，它是一个同步系 统，仍用系统时钟来定时，用 某一时钟脉冲的前沿或后沿判 断某一信号的状态，或控制某 一信号的产生或消失，使传输 操作与时钟同步。
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1.5 PC系列机中系统总线的发展简介
早期的PC系列机采用的系统总线叫PC总线、PC/AT总线，后来经 过标准化后称为ISA（Industrial Standard Architecture）总线。 为了赢得市场，IBM公司公布了ISA总线的全部规范和机器的硬件结构。 这确实见效，其机器迅速占领微机市场，但随之而来出现了一大批兼 容机厂家。为此IBM公司在推出第一台80386机时创立了一种和ISA总 线不兼容的MCA（Micro Channel Architecture）总线。IBM公司吸取 以前的教训，未公布其标准，企图垄断市场。
8086CPU时序
中断响应周期
中断响应周期
二、最小方式系统总线周期 总线保持请求和总线授予时序
当系统中CPU之外的总线主设备需要占用总线时，向CPU 之外的总线主设备需要占用总线时， 当系统中 之外的总线主设备需要占用总线时 发出一个总线保持请求信号HOLD，该信号可能与时钟信号不 发出一个总线保持请求信号 ， 同步。 到该信号时， 同步。CPU在每个时钟周期的上升沿检测到该信号时，在当前 在每个时钟周期的上升沿检测到该信号时 发出HLDA 总线周期的T4后或下一个总线周期的 后或下一个总线周期的T1后 发出 总线周期的 后或下一个总线周期的 后 ， CPU发出 信号，并让出总线。 信号，并让出总线。
二、最小方式系统总线周期
读周期
8086最小方式系统读总线周期时序图
二、最小方式系统读写时序
写周期
8086最小方式系统写总线时序图
二、最小方式系统总线周期
CPU中止现行程序 从CPU中止现行程序 转中断服务程序这 一过程, 一过程,用两个总线 周期。 周期。 第一个响应周期 ： AD15 AD0 /S7 15使AD15-AD0、/S7、 19/S /S6 16/S 悬空。 /S3 A19/S6-A16/S3悬空。 第二个响应周期 ： 外设向数据总线上 输送一个字节的中 断类型号。 断类型号。 每一响应周期的T 每一响应周期的 T1 状态输出一个高电 平脉冲， 平脉冲 ， 作为地址 锁存信号。 锁存信号。
5.2 8086系统总线时序 8086系统总线时序
一、基本概念
指令周期：执行一条指令所需要的时间， 指令周期：执行一条指令所需要的时间，有若干总线周期 组成。 组成。 总线周期（机器周期） CPU进行一次数据传输所需的时间。 总线周期（机器周期）：CPU进行一次数据传输所需的时间。 进行一次数据传输所需的时间 状态。 一个总线周期至少包括 4个T状态。 状态（时钟周期） CPU处理动作的最小单位位时间 处理动作的最小单位位时间。 T状态（时钟周期）：CPU处理动作的最小单位位时间。就 是时钟信号CLK的周期。 CLK的周期 是时钟信号CLK的周期。
微机原理与接口第3章2—8086微处理器总线周期及引脚资料
3.2.3 8086微处理器的总线时序 1. 总线时序
⑴ 指令周期
每条指令的执行由取指令、译码和执行 等操作组成，执行一条指令所需要的时间 称为指令周期(Instruction Cycle)，不同 指令的指令周期是不等长的，一个指令周 期由一个或若干个总线周期组成。
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第3章 80x86微处理器
– 4个时钟周期编号为T1、T2、T3和T4 – 总线周期中的时钟周期也被称作“T状态” – 时钟周期的时间长度就是时钟频率的倒数
• 当需要延长总线周期时插入等待状态Tw • CPU进行内部操作，没有对外操作时，其引脚就处
于空闲状态Ti
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第3章 80x86微处理器
第3章：3.2 8088的总线时序（续3）
(c)
3
第3章 80x86微处理器
⑴ 总线读操作时序
当8086 CPU 进行存储器或I/O端口读操作 时，总线进入读周期。基本的读周期由4个时 钟周期组成:T1、T2、T3和T4。CPU在T3到T4之间 从总线上接收数据。当所选中的存储器和外设 的存取速度较慢时，则在T3和T4之间将插入1个 或几个等待周期TW。图3.3是8086最小方式下的 总线读操作时序图。下面对图中表示的读操作 时序进行说明。
⑵ 总线周期
8086CPU与外部交换信息总是通过总线进行的 。CPU的每一个这种信息输入、输出过程所需要 的时间称为总线周期(BusCycle)，一般一个总线 周期由四个时钟周期组成。
⑶ 时钟周期
时钟脉冲的重复周期称为时钟周期 (Clock Cycle)。时钟周期是CPU的时间基准，由计算机 的主频决定。如8086的主频为5MHz，1个时钟周 期就是200ns。
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微机原理与接口技术习题参考答案3-13章..
微机原理与接口技术习题参考答案3-13章..习题3.1 什么是总线？总线是如何分类的？答：总线，是一组能为多个功能部件服务的公共信息传送线路，是计算机各部件之间的传送数据、地址和控制信息的公共通路，它能分时地发送与接收各部件的信息。
按照总线系统的层次结构，可以把总线分为片内总线、系统总线、局部总线和外设总线。
3.2 举例说明有哪些常见的系统总线与外设总线。
答：常见的系统总线有：ISA总线、PCI总线、PCI Express总线。
常见的外设总线有：RS-232串行总线、IEEE1394串行总线、USB串行总线。
3.3 ISA总线的主要特点是什么？答：ISA总线的主要特点是：（1）总线支持力强，支持64KB的I/O地址空间、24位存储器地址空间、8/16位数据存取、15级硬件中断、7个DMA通道等。
（2）16位ISA总线是一种多主控（Multi Master）总线，可通过系统总线扩充槽中的MAST ER的信号线实现。
除CPU外，DMA控制器、刷新控制器和带处理器的智能接口卡都可以成为ISA总线的主控设备。
（3）支持8种类型的总线周期，分别为8/16位的存储器读周期、8/16位的存储器写周期、8/16位的I/O读周期、8/16位的I/O写周期、中断请求和中断响应周期、DMA周期、存储器刷新周期和总线仲裁周期。
3.4 PCI总线的主要特点是什么？答：PCI总线的特点概述如下：(1) 线性突发传输：PCI支持突发的数据传输模式，满足了新型处理器高速缓冲存储器（Cache）与内存之间的读写速度要求。
线性突发传输能够更有效地运用总线的带宽去传输数据，以减少不必要的寻址操作。
(2) 多总线主控：PCI总线不同于ISA总线，其地址总线和数据总线是分时复用的。
这样减少了接插件的管脚数，便于实现突发数据的传输。
数据传输时，一个PCI设备作为主控设备，而另一个PCI设备作为从设备。
总线上所有时序的产生与控制，都是由主控设备发起的。
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存储器读 存储器读行 存储器多重 读
用于设备将其信息（如状态信息） 特殊周期 用于设备将其信息（如状态信息）广播到 多个目标方。它是一个特殊的写操作， 多个目标方。它是一个特殊的写操作，不需要目标方以 响应。 此信息， DEVSEL#响应。但各目标方须立即使用 此信息，无权中 止写操作过程。 止写操作过程。 配置读/写周期 PCI具有自动配置能力的体现 具有自动配置能力的体现。 配置读 写周期 是PCI具有自动配置能力的体现。PCI 有三个相互独立的地址空间，即存储器、I/O、 有三个相互独立的地址空间，即存储器、I/O、配置空 所有PCI设备必须提供配置空间， PCI设备必须提供配置空间 间。所有PCI设备必须提供配置空间，而多功能设备要 为每一实现功能提供一个配置空间。配置空间是256 256个 为每一实现功能提供一个配置空间。配置空间是256个 内部寄存器， 内部寄存器，用于保存系统初始化期间设置的配置参数 CPU通过HOST桥的两个32位专用寄存器来访问PCI设备 通过HOST桥的两个32位专用寄存器来访问PCI 。CPU通过HOST桥的两个32位专用寄存器来访问PCI设备 的配置空间。 HOST桥根据CPU提供的这两个寄存器的 桥根据CPU 的配置空间。即HOST桥根据CPU提供的这两个寄存器的 生成PCI总线的配置读/写周期， PCI总线的配置读 值，生成PCI总线的配置读/写周期，完成配置数据的读 出或写入操作。 出或写入操作。 用于主方指示它正在使用的64位地址。 64位地址 双地址周期 用于主方指示它正在使用的64位地址。
表6.2 PCI总线命令类 PCI总线命令类 型 C/BE# 3210） （3210） 0000 0001 0010 0011 0100 0101 0110 0111 命令类型 命令类型 C/BE# 3210） （3210） 1000 1001 1010 1011 1100 1101 1110 1111 保留 保留 配置读周期 配置写周期 存储器多重读周期 双地址周期 存储器读行周期 存储器写和使无效 周期
中断确认周期 特殊周期 I/O读周期 I/O读周期 I/O写周期 I/O写周期 保留 保留 存储器读周期 存储器写周期
与存储器写周期的区别在于， 存储器写和使无效周期 与存储器写周期的区别在于，前者 不仅保证一个完整的cache行被写入， cache行被写入 不仅保证一个完整的cache行被写入，而且在总线上广播无 效信息，命令其他cache中的行地址变为无效。 cache中的行地址变为无效 效信息，命令其他cache中的行地址变为无效。关于存储器 读的三个总线周期的说明示于表6.3 6.3中 读的三个总线周期的说明示于表6.3中。 表6.3 存储器读命令的说明 读命令类型 对于有cache能力的存储 对于有cache能力的存储 cache 器 猝发式读取cache行的 猝发式读取cache行的 cache 一半或更少 猝发长度为0.5 0.5猝发长度为0.5-3个 cache行 cache行 猝发长度大于3 猝发长度大于3个cache 行 对于无cache能力的 对于无cache能力的 cache 存储器 猝发式读取1-2个 猝发式读取1 存储字 猝发长度为3 12存 猝发长度为3-12存 储字 猝发长度大于12 12个 猝发长度大于12个 存储字
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