EDA课程设计--四人智力竞赛计数抢答器

四人智力竞赛计数抢答器一、设计任务与要求任务：要求设计一个四人智力计数抢答器。

要求：四人使用抢答，当其中一人按下抢答器，将封锁其余抢答器，数码管显示一位二进制数，同时倒计时开始计时（0—99）秒，如果在倒计时间内没答完题报警器开始响。

二、总体框图根据设计要求，本系统应具有第一抢答信号的鉴别和锁存、答题计时、动态显示和声光提示等功能。

为了完成上述功能，该系统应由抢答鉴别和锁存电路、答题计时电路、数显驱动电路和声光驱动电路等组成。

抢答器设计的关键是准确地判断第一抢答信号和锁存。

在得到第一抢答信号后应立即进行电路封锁，使其他组抢答无效。

形成抢答信号后，由数显电路显示抢答组别，由声光电路提示超时抢答。

图1 总体框图三、选择器件1、装有QuartusII软件的计算机一台。

2、7段数码显示管。

3、芯片：使用Altera公司生产的Cyclone系列芯片，如EP1C12Q240C8芯片。

4、EDA实验箱一个。

5，下载接口是数字芯片的下载接口（JTAG）主要用于FPGA芯片的数据下载。

6、时钟源。

Cyclone的性能特性Cyclone器件的性能足以和业界最快的FPGA进行竞争。

Cyclone FPGA内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。

FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA内部有丰富的触发器和I／O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

四、功能模块1：library ieee;use ieee.std_logic_1164.all;entity feng isport(cp,clr:in std_logic;q :out std_logic);end feng;architecture feng_arc of feng isbeginprocess(cp,clr)beginif clr='0' thenq<='0';elsif cp'event and cp='0' thenq<='1';end if;end process;end feng_arc;此程序为抢答鉴别模块feng该模块主要实现抢答和鉴别的功能。

在主持人发出抢答指令以后，若有参赛者按下抢答器的按钮，该模块将参赛者按下按键的信号输出高电平给锁存模块。

图2 抢答鉴别模块的仿真波形clr是低电平有效；当cp来个下降沿时，输出q将一直为高电平符合模块要求。

2 ：library ieee;use ieee.std_logic_1164.all;entity sel isport(clk:in std_logic;a:out integer range 0 to 7);end sel;architecture one of sel isbeginprocess(clk)variable aa: integer range 0 to 7;beginif clk'event and clk='1' thenaa := aa + 1 ;end if;a<=aa;end process;end one;此程序为VHDL程序该程序生成的符号及仿真波形如下：图3 片选信号模块仿真图当来一个脉冲时，输出将增加1，符合模块要求。

3 ：library ieee;use ieee.std_logic_1164.all;entity lockb isport(d1,d2,d3,d4:in std_logic;clk,clr :in std_logic;q1,q2,q3,q4,alm:out std_logic);end lockb;architecture lock_arc of lockb isbeginprocess(clk)beginif clr='0' thenq1<='0';q2<='0';q3<='0';q4<='0';alm<='0';elsif clk'event and clk='1' thenq1<=d1;q2<=d2;q3<=d3;q4<=d4;alm<='1';end if;end process;end lock_arc;此程序为锁存器模块LOCKB该模块主要对选手按下按键进行锁存，锁存的同时发出alm信号实现声音提示。

该程序生成的符号及仿真波形如下：图4 锁存模块仿真图当来一个上升沿的时候，alm发挥作用，并且d1对应输出q1。

4：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decode3_8 isport(sel:in std_logic_vector(2 downto 0);L :out std_logic_vector(7 downto 0));end decode3_8;architecture one of decode3_8 isbeginL <="11111110"when sel = 0 else"11111101"when sel = 1 else"11111011"when sel = 2 else"11110111"when sel = 3 else"11101111"when sel = 4 else"11011111"when sel = 5 else"10111111"when sel = 6 else"01111111"when sel = 7 else"11111111";end one;此程序为显示模块显示模块是由七段LED数码管译码和动态扫描显示两部分组成。

采用的是共阴极七段数码管，根据十六进制数和七段显示段码表的对应关系，其中要求显示组别。

生成符号及仿真波形如下：图5 显示模块的仿真波形5：library ieee;use ieee.std_logic_1164.all;entity deled isport(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0)); end deled;architecture one of deled isbeginprocess(d)begincase d iswhen"0000"=>q<="0111111";when"0001"=>q<="0000110";when"0010"=>q<="1011011";when"0011"=>q<="1001111";when"0100"=>q<="1100110";when"0101"=>q<="1101101";when"0110"=>q<="1111101";when"0111"=>q<="0100111";when"1000"=>q<="1111111";when"1001"=>q<="1101111";when others=>q<="0000000";end case;end process;end one;此程序为deled模块该模块是七段译码器，对数据进行译码扫描：图7 deled模块译码模块完成了对数据在数码管上正确地显示，符合模块要求。

6：library ieee;use ieee.std_logic_1164.all;entity ch41a isport(d1,d2,d3,d4:in std_logic;q :out std_logic_vector (3 downto 0));end ch41a;architecture ch41_arc of ch41a isbeginprocess(d1,d2,d3,d4)variable tmp:std_logic_vector ( 3 downto 0);begintmp :=d1&d2&d3&d4;case tmp iswhen"0111"=>q<="0001";when"1011"=>q<="0010";when"1101"=>q<="0011";when"1110"=>q<="0100";when others=>q<="1111";end case;end process;end ch41_arc;此程序为转换模块ch41a该模块是将抢答结果转换为二进制数该程序生成的符号及仿真波形如下：图7 转换模块ch41a仿真波形将输入的抢答结果转换为二进制数，符合模块要求。

7 ：library ieee;use ieee.std_logic_1164.all;entity ch42a isport(sel:in std_logic_vector(2 downto 0);d1,d2,d3:in std_logic_vector (3 downto 0); q:out std_logic_vector(3 downto 0)); end ch42a;architecture ch42_arc of ch42a isbeginprocess(sel,d1,d2,d3)begincase sel iswhen"000"=>q<=d1;when"001"=>q<=d2;when"111"=>q<=d3;when others=>q<="1111";end case;end process;end ch42_arc;此程序为3选1模块ch42a该模块是将对应数码管片选信号，送出需要的显示信号。