卷积码编码器的设计 (1)剖析
卷积码编码器
• 信道编码的基本原理：
5
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7.1.2. 信道编码的分类
1. 从功能上看可以分为三类
仅具有发现差错功能的检错码，比如循环冗 余校验CRC码、自动请求重传ARQ等。 具有自动纠正差错功能的纠错码，比如循环 码中BCH码、RS码以及卷积码、级联码、 Turbo码等。 既能检错又能纠错的信道编码，最典型的是 混合ARQ，又称为HARQ。
传输中无差错，即e=0，则接收端必然要满足监督方程 H· Cτ=0τ ，若传输中由差错，即e≠0，则接收端监督方 程应改为：
HYT H(C e)T HCT HeT HeT ST (7.2.11)
• 由上式还可求得
S (S ) (HY ) YH CH eH eH
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• 信道编码的意义：
由于实际信道存在噪声和干扰，使发送的码字与信道传 输后所接收的码字之间存在差异，称这种差异为差错。 信道编码的目的是为了改善通信系统的传输质量。 基本思路是根据一定的规律在待发送的信息码中加入一 些多余的码元，以保证传输过程的可靠性。信道编码的 任务就是构造出以最小冗余度代价换取最大抗干扰性能 的“好码”。
移项 • 并将它进一步改写为: C0 C2 C3 0 C C C C 0 0 1 2 3 C0 C1 C3 0 C1 C2 C6 0 • 将上述线性方程改写为下列矩阵形式为:
卷积自动编码器
卷积⾃动编码器卷积⾃动编码器如果要处理图像，⽬前为⽌的⾃动编码器都⽆法很好的⼯作（除⾮图像⾮常⼩），卷积神经⽹络⽐密集⽹络更适合处理图像。
如果要为图像构建⾃动编码器（例如，⽤于⽆监督预训练或降维），则需要构建卷积⾃动编码器。
编码器是由卷积层和池化层组成的常规CNN。
它通常会减⼩输⼊的空间尺⼨（即⾼度和宽度），同时会增加深度（即特征图的数量）。
解码器必须进⾏相反的操作（放⼤图像并减少其深度到原始尺⼨），为此可以使⽤转置卷积层（或者可以将上采样层与卷积层组合在⼀起）以下构建适⽤于Fashion MNIST的简单卷积⾃动编码器：from tensorflow import kerasimport tensorflow as tffashion_mnist = keras.datasets.fashion_mnist(X_train_all, y_train_all), (X_test, y_test) = fashion_mnist.load_data()X_valid, X_train = X_train_all[:5000] / 255., X_train_all[5000:] / 255.y_valid, y_train = y_train_all[:5000], y_train_all[5000:]conv_encoder = keras.models.Sequential([yers.Reshape([28, 28, 1], input_shape=[28, 28]),yers.Conv2D(16, kernel_size=3, padding='same', activation='gelu'),yers.MaxPool2D(pool_size=2),yers.Conv2D(32, kernel_size=3, padding='same', activation='gelu'),yers.MaxPool2D(pool_size=2),yers.Conv2D(64, kernel_size=3, padding='same', activation='gelu'),yers.MaxPool2D(pool_size=2)])conv_decoder = keras.models.Sequential([yers.Conv2DTranspose(32, kernel_size=3, strides=2, padding='valid', activation='gelu'),yers.Conv2DTranspose(16, kernel_size=3, strides=2, padding='same', activation='gelu'),yers.Conv2DTranspose(1, kernel_size=3, strides=2, padding='same', activation='sigmoid'),yers.Reshape([28, 28])])conv_ae = keras.models.Sequential([conv_encoder, conv_decoder])conv_pile(loss='binary_crossentropy', optimizer=keras.optimizers.Adam())history = conv_ae.fit(X_train, X_train, epochs=10, validation_data=(X_valid, X_valid), batch_size=32)Epoch 1/101719/1719 [==============================] - 12s 7ms/step - loss: 0.3013 - val_loss: 0.2745Epoch 2/101719/1719 [==============================] - 11s 7ms/step - loss: 0.2734 - val_loss: 0.2672Epoch 3/101719/1719 [==============================] - 11s 6ms/step - loss: 0.2684 - val_loss: 0.2637Epoch 4/101719/1719 [==============================] - 11s 6ms/step - loss: 0.2655 - val_loss: 0.2614Epoch 5/101719/1719 [==============================] - 11s 6ms/step - loss: 0.2636 - val_loss: 0.2597Epoch 6/101719/1719 [==============================] - 11s 6ms/step - loss: 0.2623 - val_loss: 0.2588Epoch 7/101719/1719 [==============================] - 11s 7ms/step - loss: 0.2613 - val_loss: 0.2577Epoch 8/101719/1719 [==============================] - 12s 7ms/step - loss: 0.2605 - val_loss: 0.2572Epoch 9/101719/1719 [==============================] - 12s 7ms/step - loss: 0.2599 - val_loss: 0.2567Epoch 10/101719/1719 [==============================] - 11s 7ms/step - loss: 0.2593 - val_loss: 0.2563可视化重构import matplotlib.pyplot as pltdef plot_image(image):plt.imshow(image, cmap='binary')plt.axis('off')def show_reconstructions(model, n_images=5):reconstructions = model.predict(X_valid[:n_images])fig = plt.figure(figsize=(n_images * 1.5, 3))for image_index in range(n_images):plt.subplot(2, n_images, 1 + image_index)plot_image(X_valid[image_index])plt.subplot(2, n_images, 1 + n_images + image_index)plot_image(reconstructions[image_index])show_reconstructions(conv_ae)。
卷积码编码器的设计 (1)讲解
湖南文理学院课程设计报告课程名称：通信系统课程设计专业班级：通信工程11102班09 学生姓名：朱涛指导教师：侯清莲完成时间：2014-11-18报告成绩：目录一、设计要求 (1)二、设计作用与目的 (1)三、所用设备及软件 (1)四、卷积码编码的概念 (1)4.1卷积码的编码描述方法 (1)4.2 卷积编码 (2)4.3 卷积码的树状图 (3)4.4 卷积码的网格图 (3)五、 EDA设计方法及工具软件QUARTUSⅡ (4)六、改变卷积编码器的参数仿真以及结论 (4)6.1 不同回溯长度对卷积编码器性能的影响 (4)6.2 不同码率对卷积编码器误码性能的影响 (5)6.3 不同约束长度对卷积编码器的误码性能影响 (6)七、卷积码编码器的VHDL设计与仿真 (8)7.1 VHDL设计的优点与设计方法 (8)7.2 卷积码编码器的VHDL实现 (10)八、心得体会 (10)九、参考文献 (11)卷积编码器的设计一、设计要求（1）画出卷积码的原理框图，说明系统中各主要组成部分的功能。
（2）使用EDA技术及VHDL语言对卷积编码器进行设计与仿真并对结果分析。
二、设计作用与目的（1）巩固加深对通信基本知识分析以及卷积码的掌握，提高综合运用通信知识的能力。
（2）掌握采用仿真软件对系统进行仿真分析。
（3）培养学生查阅参考文献，独立思考，设计，钻研电子技术相关问题的能力。
（4）掌握相关电子线路工程技术规范以及常规电子元器件的性能技术指标。
（5）培养严肃认真的工作作风与科学态度，建立严谨的工程技术观念。
（6）了解电气图国家标准，并利用电子CAD等正确绘制电路图。
（7）培养工程实践能力，创新能力与综合设计能力。
三、所用设备及软件（1）QUARTUSⅡ（2）PC机四、卷积码编码的概念4.1卷积码的编码描述方法编码描述方法有5种：冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述法。
卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。
卷积码编码和维特比译码的原理、性能与仿真分析
卷积码编码和维特比译码的原理、性能与仿真分析1.引言卷积码的编码器是由一个有k位输入、n位输出，且具有m位移位寄存器构成的有限状态的有记忆系统，通常称它为时序网络。
编码器的整体约束长度为v,是所有k个移位寄存器的长度之和。
具有这样的编码器的卷积码称作[n,k,v]卷积码。
对于一个（n,1,v）编码器，约束长度v等于存储级数m.卷积码是由k个信息比特编码成n（n>k）比特的码组，编码出的n比特码组值不仅与当前码字中的k个信息比特值有关，而且与其前面v个码组中的v*k个信息比特值有关。
卷积码有三种译码方式：序列译码、门限译码和概率译码。
其中，概率译码根据最大似然译码原理在所有可能路径中求取与接收路径最相似的一条路径，具有最佳的纠错性能，维特比译码是概率译码中极重要的一种方式。
序列译码和门限译码则不一定能找出与接收路径最相似的一条路径。
不同于维特比译码，门限译码与序列译码所需的计算量是可变的且对于给定信息分组的最终判决仅仅基于（m+1）个接收分组，而不是基于整个接收序列。
与维特比译码所使用的对数似然量度不同，序列译码所使用的量度为Fano量度。
在接收序列受扰严重的情况下，序列译码的计算量大于维特比译码所需的固定计算量，虽然序列译码要求的平均计算次数通常小于维特比译码。
在采用并行处理的情况下，维特比译码的速度会优于序列译码。
在同样码率和存储级数的条件下，门限译码的性能比维特比译码低大约3dB.维特比译码的数据输出方式有硬判决及软判决两种方式，本文选取生成多项式为561,753的（2,1,8）卷积码对硬判决的性能进行分析，并依据维特比译码的原理以及卷积码的特性，对卷积码编码和维特比译码过程在加性高斯白噪声（AWGN）信道下进行仿真，并且根据仿真结果对维特比译码（硬判决）的结果进行分析。
由于卷积码的生成可以看做一个马尔科夫过程，因此，不同状态间的转移概率对描述这个过程有极关键的作用。
本文则基于MATLAB对不同状态间的转移概率进行求解，从而更准确地分析维特比译码的性能。
卷积码的设计与实现
卷积码的设计与实现卷积码是一种线性编码技术，广泛应用于通信和数据传输领域。
它通过将输入数据编码为卷积码的形式，提高了数据的纠错能力和传输效率。
本文将介绍卷积码的设计与实现。
一、卷积码的设计1、编码器设计卷积码的编码器由多个移位寄存器和模2加法器组成。
编码器的设计取决于两个参数：约束长度和生成多项式。
约束长度是指编码器中移位寄存器的数量，它决定了卷积码的纠错能力。
生成多项式则决定了编码器的结构。
在设计编码器时，需要选择合适的约束长度和生成多项式，以实现所需的纠错能力和编码效率。
常用的生成多项式有G(D) = (1+D+D^2)和G(D) = (1+D^2)，其中D表示延迟。
2、解码器设计卷积码的解码器通常采用最大似然解码算法，如维特比算法或概率解码算法。
这些算法通过搜索所有可能的路径，找到最可能的路径作为解码结果。
在设计解码器时，需要选择合适的算法，并优化算法的复杂度和性能。
常用的优化方法包括剪枝、动态规划、并行计算等。
二、卷积码的实现1、硬件实现卷积码的硬件实现通常采用数字电路和集成电路技术。
通过将编码器和解码器设计成硬件电路，可以实现高速、低功耗的卷积码编码和解码。
在硬件实现中，需要考虑电路的功耗、面积、速度等因素，以优化硬件性能。
常用的硬件实现方法包括ASIC、FPGA和DSP等。
2、软件实现卷积码的软件实现通常采用编程语言和算法库。
通过编写代码实现编码器和解码器的功能，可以实现灵活、可扩展的卷积码编码和解码。
在软件实现中，需要考虑代码的效率、可读性和可维护性等因素，以优化软件性能。
常用的软件实现方法包括C/C++、Python等编程语言和相应的算法库。
三、总结卷积码是一种有效的线性编码技术，具有纠错能力强、传输效率高等优点。
本文介绍了卷积码的设计和实现方法，包括编码器和解码器的设计、硬件和软件实现等方面。
在实际应用中，需要根据具体需求选择合适的卷积码参数和实现方法，以实现高效的通信和数据传输。
卷积编码实验报告
实验名称：___ 卷积编码_______1、使用MATLAB进行卷积编码的代码编写、运行、仿真等操作；2、熟练掌握MATLAB软件语句；3、理解并掌握卷积编码的原理知识。
二、实验原理卷积码是由Elias于1955 年提出的，是一种非分组码，通常它更适用于前向纠错法，因为其性能对于许多实际情况常优于分组码，而且设备较简单。
卷积码的结构与分组码的结构有很大的不同。
具体地说，卷积码并不是将信息序列分成不同的分组后进行编码，而是将连续的信息比特序列映射为连续的编码器输出符号。
卷积码在编码过程中，将一个码组中r 个监督码与信息码元的相关性从本码组扩展到以前若干段时刻的码组，在译码时不仅从此时刻收到的码组中提取译码信息，而且还可从与监督码相关的各码组中提取有用的译码信息。
这种映射是高度结构化的，使得卷积码的译码方法与分组译码所采用的方法完全不同。
可以验证的是在同样复杂度情况下，卷积码的编码增益要大于分组码的编码增益。
对于某个特定的应用，采用分组码还是卷积码哪一种更好则取决于这一应用的具体情况和进行比较时可用的技术。
（一）卷积编码的图形表示卷积码的编码器是由一个有k 个输人位，n 个输出位，且有m 个移位寄存器构成的有限状态的有记忆系统，其原理如图1所示。
图1 卷积码编码器的原理图描述这类时序网络的方法很多，它大致可分为两大类型：解析表示法与图形表示法。
在解析法中又可分为离散卷积法、生成矩阵法、码多项式法等；在图形表示法中也可分为状态图法、树图法和网络图法等。
图2给出的是一个生成编码速率为1／2 卷积码的移位寄存器电路。
输人比特在时钟触发下从左边移人到电路中，每输入一位，分别去两个模2加法器的输出值并复用就得到编码器的输出。
对这一编码，每输入一比特就产生两个输出符号，故编码效率为1／2。
可以看出，每个特定的输入比特不仅影响本时间间隔内的编码器输出，同时还影响紧接着的下两个输入比特时间间隔的编码器输出。
卷积编码由移位寄存器的阶数、输出的数量（即模2加法器的个数）和移位寄存器与模2 加法器间的连接所决定。
卷积码编码器及Viterbi译码器的设计
1.
卷积码是一种性能优越的信道编码。(n ,k ,N) 表示把 k 个信息比特编成 n 个比特，N 为编码约束长度,说明编码过程中互相约束的码段个数。卷积码编码后的 n 个码元不仅与当前组的 k 个信息比特有关,而且与前 N - 1 个输入组的信息比特有关。编码过程中相互关联的码元有 N ×n 个。R = k/ n 是卷积码 的码率,码率和约束长度是衡量卷积码的两个重要参数。 卷积码的编码描述方式有很多种：冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述，树图描述，网格图描述等。卷积码的纠错能力随着 N 的增加而增大，而差错率随着 N 的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。分组码的译码算法可以由其代数特性得到。卷积码虽然可以采用适用于分组码的门限译码(即大数逻辑译码)，但性能不如维特比译码和序列译码[5]。
Abstract：This course design mainly resolves to a convolutional code sequence for Viterbi Viterbi decoding output, and through the Matlab software to carry on the design and simulation, and analysis of bit error rate. In curriculum design, system development platform for Windows Vista Ultimate, program design and simulation using Matlab R2007a(7.4), and finally the simulation list is consistent with theoretical analysis.
卷积码编码和维特比译码
卷积码编码维特比译码实验设计报告SUN一、实验目的掌握卷积码编码和维特比译码的基本原理，利用了卷积码的特性, 运用网格图和回溯以得到译码输出。
二、实验原理1.卷积码是由连续输入的信息序列得到连续输出的已编码序列。
其编码器将k个信息码元编为n个码元时，这n个码元不仅与当前段的k个信息有关，而且与前面的（m-1）段信息有关（m为编码的约束长度）。
2.一般地，最小距离d表明了卷积码在连续m段以内的距离特性，该码可以在m个连续码流内纠正(d-1)/2个错误。
卷积码的纠错能力不仅与约束长度有关，还与采用的译码方式有关。
3. 维特比译码算法基本原理是将接收到的信号序列和所有可能的发送信号序列比较，选择其中汉明距离最小的序列认为是当前发送序列。
卷积码的Viterbi 译码是根据接收码字序列寻找编码时通过网格图最佳路径的过程,找到最佳路径即完成了译码过程,并可以纠正接收码字中的错误比特。
4.所谓“最佳”, 是指最大后验条件概率:P( C/ R) = max [ P ( Cj/ R) ] , 一般来说, 信道模型并不使用后验条件概率,因此利用Beyes 公式、根据信道特性出结论:max[ P ( Cj/ R) ]与max[ P ( R/ Cj) ]等价。
考虑到在系统实现中往往采用对数形式的运算,以求降低运算量,并且为求运算值为整数加入了修正因子a1 、a2 。
令M ( R/ Cj) = log[ P ( R/ Cj) ] =Σa1 (log[ P( Rm/ Cmj ) ] + a2) 。
其中, M 是组成序列的码字的个数。
因此寻找最佳路径, 就变成寻找最大M( R/ Cj) , M( R/ Cj) 称为Cj 的分支路径量度,含义为发送Cj 而接收码元为R的似然度。
5.卷积码的viterbi译码是根据接收码字序列寻找编码时通过网格图最佳路径的过程，找到最佳路径即完成了译码过程并可以纠正接收码字中的错误比特。
三、实验代码#include<stdio.h>#include "Conio.h"#define N 7#include "math.h"#include <stdlib.h>#include<time.h>#define randomize() srand((unsigned)time(NULL))encode(unsigned int *symbols, /*编码输出*/unsigned int *data, /*编码输入*/unsigned int nbytes, /*nbytes=n/16,n为实际输入码字的数目*/unsigned int startstate /*定义初始化状态*/)////////////////////////////////////////////////////////////////////////////卷积码编码///////////////////////////////////////////////////////////////////////////////{unsigned int j;unsigned int input,a1=0,a2=0,a3=0,a4=0,a5=0,a6=0;for(j=0;j<nbytes;j++){input=*data;data++;*symbols = input^a1^a2^a3^a6; //c1(171)symbols++;*symbols = input^a2^a3^a5^a6; //c2(133)symbols++;a2=a1;a1=input;}return 0;}int trandistance(int m, int state1, int state2)/*符号m与从state1到state2时输出符号的汉明距离,如果state1无法到state2则输出度量值为100*/{int c;int sym,sym1,sym2;sym1=((state2>>1)&1)^(state2&1)^(state1&1);sym2=((state2>>1)&1)^(state1&1);sym=(sym1<<1) | sym2;if ( ((state1&2)>>1)==(state2&1))c=((m&1)^(sym&1))+(((m>> 1)&1)^((sym >> 1)&1));elsec=10000;return(c);}int traninput(int a,int b) /*状态从a到b时输入卷积码的符号*/{int c;c=((b&2)>>1);return(c);}int tranoutput(int a,int b) /*状态从a到b时卷积码输出的符号*/{int c,s1,s2;s1=(a&1)^((a&2)>>1)^((b&2)>>1);s2=(a&1)^((b&2)>>1);c=(s1<<1)|s2;return(c);}////////////////////////////////////////////////////////////////////////////维特比译码///////////////////////////////////////////////////////////////////////////////void viterbi(int initialstate, /*定义解码器初始状态*/int *viterbiinput, /*解码器输入码字序列*/int *viterbioutput /*解码器输出码字序列*/){struct sta /*定义网格图中每一点为一个结构体,其元素包括*/ {int met; /*转移到此状态累计的度量值*/int value; /*输入符号*/struct sta *last; /*及指向前一个状态的指针*/};struct sta state[4][N];struct sta *g,*head;int i,j,p,q,t,r,u,l;for(i=0;i<4;i++) /* 初始化每个状态的度量值*/for(j=0;j<N;j++)state[i][j].met=0;for(l=0;l<4;l++){state[l][0].met=trandistance(*viterbiinput,initialstate,l);state[l][0].value=traninput(initialstate,l);state[l][0].last=NULL;}viterbiinput++; /*扩展第一步幸存路径*/for(t=1;t<N;t++){for(p=0;p<4;p++){state[p][t].met=state[0][t-1].met+trandistance(*viterbiinput,0,p);state[p][t].value=traninput(0,p);state[p][t].last=&state[0][t-1];for(q=0;q<4;q++){if(state[q][t-1].met+trandistance(*viterbiinput,q,p)<state[p][t].met){state[p][t].met=state[q][t-1].met+trandistance(*viterbiinput,q,p);state[p][t].value=traninput(q,p);state[p][t].last=&state[q][t-1];}}}viterbiinput++;} /*计算出剩余的幸存路径*/r=state[0][N-1].met; /*找出n步后度量值最小的状态准备回溯路由*/g=&state[0][N-1];for(u=N;u>0;u--) /*向前递归的找出最大似然路径*/{*(viterbioutput+(u-1))=g->value;g=g->last;}/* for(u=0;u<8;u++)*(viterbioutput+u)=state[u][2].met; */ /*此行程序可用于检测第n列的度量值*/}void decode(unsigned int *input, int *output,int n){int viterbiinput[100];int j;for(j=0;j<n+2;j++){viterbiinput[j]=(input[j*2]<<1)|input[j*2+1];}viterbi(0,viterbiinput,output);}void main(){unsigned intencodeinput[100],wrong[10]={0,0,0,0,0,0,0,0,0,0},encodeoutput[100];int n=5,i,m,j=0,decodeinput[100],decodeoutput[100];randomize();for(i=0; i<n; i++)encodeinput[i]=rand()%2;encodeinput[n]= encodeinput[n+1]=0;encode(encodeoutput,encodeinput,n+2,0);printf("the input of encoder is :\n"); //信息源输入的信息码（随机产生）for(i=0;i<n; i++)printf("%2d",encodeinput[i]);printf("\n");printf("the output of encoder is :\n"); //编码之后产生的卷积码for(i=0;i<(n+2)*2;i++){printf("%2d",encodeoutput[i]);if(i%20==19)printf("\n");}printf("\n");printf("please input the number of the wrong bit\n"); //信道传输收到干扰而产生的错误码scanf("%d",&m);printf("please input the positions of the wrong bit(0-9)\n");for(i=0;i<m;i++){scanf("%d",&wrong[m]);if(encodeoutput[wrong[m]]==0)encodeoutput[wrong[m]]=1;elseencodeoutput[wrong[m]]=0;}printf("the input of decoder is :\n");for(i=0;i<(n+2)*2;i++){printf("%2d",encodeoutput[i]);if(i%20==19)printf("\n");}printf("\n");decode(encodeoutput,decodeoutput,n+2);printf("the output of decoder is :\n");for(i=0;i<n;i++)printf("%2d",decodeoutput[i]);printf("\n");for(i=0;i<n;i++){if(encodeinput[i]!=decodeoutput[i])j++;}printf("the number of incorrect bit is:%d\n",j);}四、实验总结（1）了解实验原理，分析实验所占数组变量很重要，也是相对考虑较多的；（2）对于读写文件，通过本实验更加熟悉；（3）记录实验程序最佳路径是本实验的难点；。
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湖南文理学院课程设计报告课程名称：通信系统课程设计专业班级：通信工程11102班09 学生姓名：朱涛指导教师：侯清莲完成时间：2014-11-18报告成绩：目录一、设计要求 (1)二、设计作用与目的 (1)三、所用设备及软件 (1)四、卷积码编码的概念 (1)4.1卷积码的编码描述方法 (1)4.2 卷积编码 (2)4.3 卷积码的树状图 (3)4.4 卷积码的网格图 (3)五、 EDA设计方法及工具软件QUARTUSⅡ (4)六、改变卷积编码器的参数仿真以及结论 (4)6.1 不同回溯长度对卷积编码器性能的影响 (4)6.2 不同码率对卷积编码器误码性能的影响 (5)6.3 不同约束长度对卷积编码器的误码性能影响 (6)七、卷积码编码器的VHDL设计与仿真 (8)7.1 VHDL设计的优点与设计方法 (8)7.2 卷积码编码器的VHDL实现 (10)八、心得体会 (10)九、参考文献 (11)卷积编码器的设计一、设计要求（1）画出卷积码的原理框图，说明系统中各主要组成部分的功能。
（2）使用EDA技术及VHDL语言对卷积编码器进行设计与仿真并对结果分析。
二、设计作用与目的（1）巩固加深对通信基本知识分析以及卷积码的掌握，提高综合运用通信知识的能力。
（2）掌握采用仿真软件对系统进行仿真分析。
（3）培养学生查阅参考文献，独立思考，设计，钻研电子技术相关问题的能力。
（4）掌握相关电子线路工程技术规范以及常规电子元器件的性能技术指标。
（5）培养严肃认真的工作作风与科学态度，建立严谨的工程技术观念。
（6）了解电气图国家标准，并利用电子CAD等正确绘制电路图。
（7）培养工程实践能力，创新能力与综合设计能力。
三、所用设备及软件（1）QUARTUSⅡ（2）PC机四、卷积码编码的概念4.1卷积码的编码描述方法编码描述方法有5种：冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述法。
卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。
在编码器复杂性相同的情况下，卷积码的性能优于分组码。
分组码有严格的代数结构，但卷积码至今尚未找到如此严密的数学手段。
分组码的译码算法可以由其代数特性得到。
卷积码虽然可以采用适用于分组码的门限译码（即大数逻辑译码），但性能不如维特比译码和序列译码[2]。
以二元码为例，输入信息序列为u＝(u0，u1，…)，其多项式表示为u(x)＝u0+u1x＋…＋…。
编码器的连接可用多项式表示为g(1,1)(x)＝1+x+x2和g(1,2)(x)＝1+x2，称为码的子生成多项式。
它们的系数矢量g(1,1)=(111)和g(1,2)=(101)称作码的子生成元。
以子生成多项式为阵元构成的多项式矩阵G(x)＝[g(1,1)(x),g(1,2)(x)]，称为码的生成多项式矩阵。
由生成元构成的半无限矩阵。
4.2 卷积编码卷积码的编码器一般都比较简单。
图4.1 卷积码编码器图4.1是一般情况下的卷积码编码器框图。
它包括NK级的输入移位器，一组n个模2和加法器和n级的输出移位寄存器。
对应于每段k比特的输入序列，输出n个比特。
由图可知，n个输出比特不但与当前的k个输入比特有关，而且与以前的（N-1）k个输入信息比特有关。
整个编码过程可以看成是输入信息序列与由移位寄存器和模2加法器的连接方式所决定的另一个序列的卷积，卷积码由此得名。
本文采用的是冲击响应描述法编码思想。
图4.2（2，1，3）卷积编码器如图4.2是卷积码（2,1,3）卷积编码器的一个框图。
左边是信息的输入。
下面分别是系统位输出和校验位输出。
其中间是3个移位寄存器和一个模2加法器。
简单的说就是信息位经过移位寄存器和一个模2加法器产生一个系统位和校验位加在一起输出。
可以看出：每输入一个比特，移位寄存器中就向右移动一个位子。
原来的第三个寄存器就被移出。
可见卷积编码不只与现在的输入比特有关还与前面的3-1个比特有关。
所以约束长度是3。
在这里，其中K=1，n=2所以码率R=K/n=1/2[3]。
4.3 卷积码的树状图对于图4.2所示的（2,1,3）卷积码编码电路，其树状图如下图4.3所示，这里，分别用a ，b ，c 和d 表示寄存器的4种状态：00,01,10和11，作为树状图中每条支路的节点。
以全零状态a 为起点，当输入位信息位为0时，输出码元c1c2=00，寄存器保持状态a 不变，对应图中从起点出发的上支路；当输入位为1时，输出码元c1c2=11，寄存器则转移到状态b ，对应图中的下支路；然后再分别以这两条支路的终结点a 和b 作为处理下一位输入信息的起点，从而得到4条支路，以此类推，可以得到整个树状图。
如下图4.3图4.3（2,1,3）树状图4.4 卷积码的网格图状态图可以完整的描述编码器的工作过程，但是其只能显示状态转移的过程而不能显示状态转移发生的时刻，由此引出用来表示卷积码的另一种常用方法——网格图。
网格图就是时 间与对应状态的转移图，在网格图中每一个点表示该时刻的状态，状态之间的连线表示状态转移。
通过观察网格图可以发现在网格图中输入信息x （n ）并没有标出，但如观察到转移后的状态表示（x （n ），x （n -1））就可以发现输入信息已经隐含在转移后的状态中[4]。
如下图4.4是（2,1,3）卷积编码的网格图。
0000 状态 A 00 B 01 C 10 D 11 A 00 B 01 C 10D 11a ab11 110110a bc da b c d状态a=00b=01c=10d=11图4.4（2,1,3）卷积编码的网格图五、 EDA设计方法及工具软件QUARTUSⅡ(1) 前端设计(系统建模RTL级描述)后端设计(FPGAASIC)系统建模。
(2) IP复用。
(3) 前端设计。
(4) 系统描述：建立系统的数学模型。
(5) 功能描述：描述系统的行为或各子模块之间的数据流图。
(6) 逻辑设计：将系统功能结构化，通常以文本、原理图、逻辑图、布尔表达式来表示设计结果。
(7) 仿真：包括功能仿真和时序仿真，主要验证系统功能的正确性及时序特性。
六、改变卷积编码器的参数仿真以及结论6.1不同回溯长度对卷积编码器性能的影响下面将以（2,1,3）卷积码来建立模块仿真。
将编码模块中的Traceback depth分别设置为20,35,45并在一个图中画出这三种方式下的误码性能曲线得到下图。
从上到下的三条曲线分别是Traceback depth为20,35,45。
可以看出：回溯长度是在Viterbi译码过程中一个很重要的参数，他决定了译码延迟，随着他的不断变化，误码性能也随误比特率曲线可以清楚地看到，当回溯长度一定时，随着信道噪声的逐渐减小，系统的误比特率逐渐降低；当回溯长度逐渐增加，系统的误比特率随之逐渐降低，但是当回溯程度a增加到a≥5N时（N为编码的约束长度），误比特率数值趋于稳定，因此，在确定回溯长度时既要考虑到随着a的增加误比特率随之降低的趋势，也要考虑到译码延迟会变大，在选取回溯长度时，通常取a=5N。
图 6.1不同回溯长度对误码性能的影响分析不同回溯长度对卷积码无码性能的影响时用到的程序如下：x=-10:5；y=x；for i=1：length（x）SNR=x（i）；sim（‘yima’）;y(i)=mean(BitErrorRate);Endsemilogy(x,y);Hold on;for i=1:length(x)SNR=x(i);sim(‘yima2’);y(i)=mean(BitErrorRate);Endsemilogy(x,y);6.2 不同码率对卷积编码器误码性能的影响下面图是通过改变卷积码的码率为1/2和1/3而得到的二条对比曲线。
上面的一条曲线是码率为1/2，下面的是码率为1/3。
卷积码的码率R=k/n,他是卷积码的一个重要参数，当改变卷积码的码率时，系统的误码性能也将随之发生变化。
从图中的误比特率曲线可以看出，当码率一定时，随着信道噪声的逐渐减小，系统的误比特率也呈现出增大的趋势，也就是说码率越低，系统的误比特率就越小，误码性能就越好。
图6.2卷积码不同码率对误码性能的影响分析不同码率对卷积码误码性能的影响时用到的程序如下：X=0:5；y=x；for i=1：length（x）SNR=x（i）；sim（‘yimal’）；y（i）=mean（BitErrorRate）；endsemilogy（x，y）；hold on；for i=1；length（x）SNR=x（i）；Sim（‘yima2’）；y（i）=mean（BitErrorRate）；endsemilogy（x，y）；6.3 不同约束长度对卷积编码器的误码性能影响如下图，对于码率一定的卷积码，当约束长度N发生变化时，系统的误码性能也会随之发生变化，我们以码率R=1/2的（2,1,3）和（2,1,7）卷积码为例展开分析。
上面的曲线是（2,1,3）卷积码的误码性能曲线。
下面的曲线是（2,1,7）卷积码的误码性能曲线。
从图中的误比特率曲线可以清楚的看到，随着约束长度可以降低系统的误比特率，但是随着约束长度的增加，译码设备的复杂性也会随之增加，所以对于码率为1/2的卷积码，我们在选取约束长度时一般为3-9。
图6.3不同约束长度对卷积码误码性能的影响分析不同约束长度对卷积码误码性能影响用到的程序如下：x=0:5；y=x；for i=1：length（x）SNR=x（i）；Sim（‘yima’）；y（i）=mean（BitErrorRate）；endsemilogy（x，y）；hold on；for i=1：length（x）SNR=x（i）；sim（‘yima1’）；y（i）=mean（BitErrorRate）；endsemilogy（x，y）；通过上面从（1）回溯长度；（2）码率；（3）约束长度这三个卷积码编码器的重要参数的变化后对译码性能的分析，我们得到在卷积码的编码，译码过程中很多条件是不可能同时满足的。
所以我们要根据具体情况来选择合适的参数。
七、卷积码编码器的VHDL设计与仿真7.1VHDL设计的优点与设计方法VHDL语言采用自上至下和基于库的设计方法，其突出的优点是具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路。
本设计所用VHDL设计平台是Altera的QuartusⅡEDA软件。
QuartusⅡ界面友好，使用便捷；它支持VHDL语言文本文件，原理图，以及波形与EDIF等格式的文件作为设计输入，并支持这些文件的任意混合设计：具有门级仿真器，可以进行功能仿真和时序仿真，能够产生精确的仿真结果。
7.2卷积码编码器的VHDL实现7.2.1卷积编码器顶层建模的VHDL描述library ieee;use ieee.std_logic_1164.all;entity encoder isport (clk:in std_logic;clr:in std_logic;data_in:in std_logic;c0,c1,c2:out std_logic);end;architecture behave of encoder iscomponent dff2port(d,clk,clr:in std_logic;q:out std_logic);end component;component xor2port (a,b:in std_logic;y:out std_logic);end component;component xor3port (a,b,c:in std_logic;y:out std_logic);end component;signal din,r1,r2,y1,y2: std_logic;begindin<=data_in;u0:dff2port map (din, clk, clr,r1);u1:dff2port map (r1, clk, clr,r2);u2:xor2port map (din,r1,y1);u3:xor3port map (din,r1,r2,y2);c0<=din;c1<=y1;c2<=y2;end;用QuartusⅡ编译后生成的编码器图形符号如图所示。