基于fpga的乘法器和除法器
基于FPGA的8位硬件乘法器设计
本科毕业设计基于FPGA的8位硬件乘法器设计摘要VHDL（VHSIC Hardware Description Language）是当今最流行的硬件描述语言之一，能够对最复杂的芯片和最完整的电子系统进行描述。
以硬件描述语言作为设计输入，经过简单的综合与布局，快速烧录至FPGA（Field Programmable Gate Array）上进行测试，是现代IC设计验证的技术主流。
乘法器是处理器进行科学计算和数字信号处理的基本硬件结构，是现代微处理器中的重要部件。
乘法器完成一次乘法操作的周期基本上决定了微处理器的主频。
本文基于FPGA，采用VHDL语言，结合MAX+plusⅡ这个强大的软件平台设计了8位二进制乘法器，并对其进行符号扩展，使其可以统一处理8位带符号数和无符号数。
高速乘法器设计通常分为三个关键步骤：部分积产生、部分积累加和最终结果获得。
本文对部分积产生过程采用改进Booth算法，有效减少部分积加法项；为了统一带符号和无符号数，对部分积进行符号扩展；而对部分积的累加则采取3-2压缩器和4-2压缩器进行压缩；最终结果的获得则以一个根据部分积累加结果到达时间的不同进行延迟优化的选择进位加法器将累加结果和累加进位相加而得。
关键词：乘法器改进Booth算法压缩器选择进位加法器The Circuit Design of 8-bit Hardware Multiplier Based on FPGAKe Xiuyan(College of Engineering, South China Agricultural University, Guangzhou 510642, China) Abstract: VHSIC Hardware Description Language, one of today's most popular hardware description languages, is used to describe the most complex chip and most complete electronic systems.The multiplier is not only the basic hardware structure of the processor for scientific computing and digital signal processing but also an important component of modern microprocessors. This design for 8-bit binary multiplier is based on FPGA, using VHDL language, and proved by the MAX+plusⅡsoftware platform. The multiplicand has an extended sign bit so that the multiplier can unify 8-bit signed and unsigned.High-speed multiplier design is usually divided into three key steps: partial product generation circuit, accumulator and adder. In this paper, the partial product generation process uses the modified Booth algorithm, so that the partial product addition terms can be effectively reduced. The accumulation of partial products takes 3-2 compressor and 4-2 compressor to compress. The final result is obtained with select carry adder.Key words: multiplier the modified Booth algorithm compressor select carry adder目录1 前言 (1)1.1 乘法器的研究背景和意义 (1)1.2 乘法器的研究发展状况 (1)2 总体方案确定 (2)2.1 乘法器设计方案 (2)2.2 硬件描述语言VHDL (3)2.2.1 硬件描述语言 (3)2.2.2 VHDL语言简介 (3)2.2.3 VHDL的基本结构 (4)2.2.4 VHDL的优点 (4)2.3 实验工具MAX+plusⅡ (5)2.3.1 MAX+plusⅡ简介 (5)2.3.2 MAX+plusⅡ的设计流程 (6)2.3.3 MAX+plusⅡ的特点 (6)2.4 现场可编辑门阵列（FPGA） (7)2.4.1 FPGA简介 (7)2.4.2 FPGA的基本结构 (7)2.4.3 FPGA的特点 (8)3 理论分析及设计 (9)3.1 乘法器的数据格式 (9)3.1.1 二进制的表示 (9)3.1.2 无符号数的运算 (9)3.1.3 带符号数的运算 (9)3.1.4 带符号数的符号扩展表示 (9)3.2 乘法器算法 (10)3.2.1 移位相加算法 (10)3.2.2 Booth算法 (11)3.2.3 改进型Booth算法 (12)3.3 加法器 (15)3.3.1 半加器 (15)3.3.2 全加器 (16)3.3.3 串行进位加法器 (16)3.3.4 超前进位加法器 (17)3.3.5 选择进位加法器 (18)3.4 压缩器 (19)4 测试与试验分析 (22)4.1 乘法器的总体结构 (22)4.2 乘法器各个模块的仿真 (23)4.2.1 Booth编码器 (23)4.2.2 Booth译码器 (23)4.2.3 部分积产生电路 (24)4.2.4 压缩器 (25)4.2.5 加法器 (26)4.2.6 顶层文件 (27)5 结论 (28)参考文献 (29)附录 (30)致谢 (33)毕业设计成绩评定表1 前言1.1 乘法器的研究背景和意义微电子技术的迅猛发展，计算机技术的不断进步，带动了集成电路工艺的不断增进，数字芯片的集成度不断提高。
基于FPGA的4位二进制数除法器设计
基于FPGA的4位⼆进制数除法器设计1. 设计要求： 设计⼀个4位⼆进制数除法器，如下图所⽰。
其中，a[3:0]为被除数，b[3:0]为除数，s[3:0]为商，r[3:0]为余数。
2. 设计原理： 和⼗进制除法类似，以计算 27 除以 5 的过程为例：除法运算过程如下：(1) 取被除数的⾼⼏位数据，位宽和除数相同（实例中是 3bit 数据）。
(2) 将被除数⾼位数据与除数作⽐较，如果前者不⼩于后者，则可得到对应位的商为 1，两者做差得到第⼀步的余数；否则得到对应的商为0，将前者直接作为余数。
(3) 将上⼀步中的余数与被除数剩余最⾼位 1bit 数据拼接成新的数据，然后再和除数做⽐较。
可以得到新的商和余数。
(4) 重复过程 (3)，直到被除数最低位数据也参与计算。
需要说明的是，商的位宽应该与被除数保持⼀致，因为除数有可能为1。
所以上述⼿动计算除法的实例中，第⼀步做⽐较时，应该取数字 27最⾼位 1 (3’b001) 与 3’b101 做⽐较。
根据此计算过程，设计位宽可配置的流⽔线式除法器，流⽔延迟周期个数与被除数位宽⼀致。
3. 设计实现module divider_4bit(input wire [3:0] a,input wire [3:0] boutput wire [3:0] s,output wire [3:0] y);wire [3:0] part_0;wire [3:0] part_1;wire [3:0] part_2;wire [3:0] part_3;assign s[3] = a[3] >= b; //最⾼位的商s[3]assign part_3 = (s[3] == 1'b1 )? a[3] - b : a[3];assign s[2] = {part_3, a[2]} >= b;assign part_2 = (s[2] == 1'b1) ? {part_3, a[2]} - b : {part_3, a[2]};assign s[1] = {part_2, a[1]} >= b;assign part_1 = (s[1] == 1'b1) ? {part_2, a[1]} - b : {part_2, a[1]};assign s[0] = {part_1, a[0]} >= b;assign part_0 = (s[0] == 1'b1) ? {part_1, a[0]} - b : {part_1, a[0]};assign y = part_0;endmodule4. 仿真验证`timescale 1ns/1psmodule divider_4bit_tb();reg [3:0] a;reg [3:0] b;wire [3:0] s;wire [3:0] y;wire [3:0] tb_s;wire [3:0] tb_y;assign tb_s = a / b;assign tb_y = a % b;divider_4bit divider_4bit_inst (.a (a),.b (b),.s (s),.y (y));initial beginrepeat(20)begina = {$random} % 16;b = {$random} % 16;# 20;endendendmodule注：0/0=⽆穷⼤，任何数除以零（⽆穷⼩）得⽆穷⼤，⽽在Veriog中，默认0/0=错误结果，s[3:0]最⼤值为15。
fpga中乘法运算符和乘法ip核
fpga中乘法运算符和乘法ip核在FPGA中，乘法运算可以使用硬件描述语言（HDL）直接实现，也可以使用乘法器IP核（Intellectual Property，知识产权）进行计算。
以下是这两种方法的详细介绍：1. 直接使用乘法运算符在FPGA中，可以直接使用乘法运算符（*）进行乘法计算。
以Verilog 为例，以下是一个简单的8位乘法器的代码：```verilogmodule multiplier(input [7:0] A, input [7:0] B, output [15:0] P);reg [15:0] product;always @(*) beginproduct = A * B;P = product;endendmodule```2. 乘法IP核FPGA中常用的乘法IP核有DSP48E1、UPPER_BOUND等。
以DSP48E1为例，介绍如何使用乘法IP核实现乘法运算：首先，根据Xilinx官网提供的DSP48E1乘法器IP核例程，下载并配置相应的IP核。
然后，在HDL代码中调用乘法器IP核。
以下是一个简单的调用示例：```verilogmodule multiplier(input [7:0] A, input [7:0] B, output [15:0] P);wire [31:0] dsp_product;dsp48e1_multiplier multiplier_inst(.A(A), .B(B), .P(dsp_product));assign P = dsp_product[15:0];endmodule```在这个示例中，我们调用了DSP48E1乘法器IP核，并将结果输出到名为dsp_product的线路上。
最后，将结果dsp_product[15:0]赋值给输出端口P。
总结：在FPGA中，乘法运算可以直接使用乘法运算符实现，也可以使用乘法IP核进行计算。
直接使用乘法运算符的方法较为简单，但可能需要更多的硬件资源；而使用乘法IP核可以提高计算速度，但需要配置和调用相应的IP核。
基于fpga八位硬件乘法器课程设计
基于FPGA的八位硬件乘法器课程设计，可以分以下几个步骤进行：
1. 确定设计要求：根据要求，设计一个能对两个八位二进制数进行乘法运算的硬件电路。
需要考虑到输入、输出、各种控制信号等。
2. 确定设计方案：根据设计要求，确定具体的设计方案。
可以使用Verilog语言进行描述，包括输入输出端口的定义、状态转移的描述等。
3. 编写Verilog代码：根据设计方案，编写Verilog代码。
代码需要对各种信号进行定义，并实现相应的逻辑功能。
4. 进行仿真：在编写完代码后，进行功能仿真。
可以使用ModelSim等仿真工具进行验证。
对代码进行仿真测试，在设计出现问题时可以及时进行调试和修改。
5. 进行综合和布局布线：通过综合和布局布线操作，将Verilog代码映射到FPGA芯片上，并生成bit文件，用于烧录到FPGA芯片中。
6. 进行验证：将bit文件烧录到FPGA芯片中，进行验证。
可以通过开发板上的按键等方式，输入两个八位二进制数并进行乘法运算，同时显示结果。
设计八位硬件乘法器需要了解数字电路设计基础知识和Verilog语言的使用。
同时，需要熟练掌握FPGA开发板的使用，以及相关的开发工具（如Quartus II等）的使用。
基于FPGA的32位除法器设计
摘要: 介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现32位除法器的设计方法。
该除法器不仅可以实现有符号数运算,也可以实现无符号数的运算。
除法器采用节省FPGA逻辑资源的时序方式设计,主要由移位、比较和减法三种操作构成。
由于优化了程序结构,因此程序浅显易懂,算法简单,不需要分层次分模块进行。
并使用Altera公司的Quartus软件对该除法器进行编译、仿真，得到了完全正确的结果。
关键词：FPGA；VHDL；除法器；减法；移位0 引言除法是数值计算和数据分析中最常用的运算之一, 许多高级运算如平方根、指数、三角函数等都与其有关。
在FPGA中,有加、减、乘、除的算法指令,但除法中除数必须是2的幂, 因此无法实现除数为任意数的除法。
然而，除法器是微处理器的一个重要运算单元, 除法器的运算速度、性能、功耗等都会影响系统的整体性能,相对于其他运算操作,除法很复杂且其操作的效率很低，所以研究的人很少，但是对除法的忽视会导致系统整体性能的下降。
因此当前不但应该研究除法,而且研究的重点应该放在提升运算速度上。
如今大部分电子系统的最大位宽只有32位,因此本文用VHDL编写了实现32位数相除的除法器。
本文设计的除法器,不仅能实现有符号数的运算,也可以实现无符号数的运算。
1 设计原理除法器的设计主要有两种方法，一是基于乘法操作，另一是基于减法操作。
基于乘法操作的算法是把除法看做乘法的逆运算，实现时需要顺次进行，因此运算速度较慢且需要耗费大量的逻辑资源，在FPGA中实现是不推荐此种方法，在此也不做讨论和采用；与此相比，在FPGA环境下，基于减法的操作不仅速度快，而且节省资源，而且通过除数与被除数的符号位判断，还能够实现有符号数运算，本次除法器的设计即采用基于减法的操作。
除法的数学运算公式为：A =B * Q + R其中，A为被除数，B为除数，Q为商数，R为余数。
实现原理与步骤阐述如下：要方便的利用FPGA 的特性进行求商运算，需先阐明一个运算关系。
基于FPGA的乘法器设计
基于FPGA的乘法器设计乘法运算在数字信号处理、图像处理、通信系统等领域中非常常见。
传统的乘法运算通常是通过乘法器件（如芯片）来实现，这样的乘法器件通常是专用定制的，功耗高、成本昂贵。
而基于FPGA的乘法器设计可以通过编程的方式，在硬件级别上实现乘法运算，具有灵活性高、性能可调的优势。
1. 确定乘法算法：乘法运算的算法有很多种，比如简单乘法、Booth 算法、Wallace树算法等。
根据实际需求，选择适合的乘法算法。
2.确定数据位宽：乘法器设计需要根据给定的乘法算法确定输入数据的位宽和输出结果的位宽。
位宽的选择对乘法器的性能有重要影响，过小的位宽可能导致精度不足，过大的位宽则会增加硬件资源的使用。
3.设计乘法核心：乘法核心是乘法器设计的核心部分，根据选择的乘法算法和数据位宽，设计乘法核心的逻辑电路。
乘法核心通常包括乘法器和累加器。
4.优化设计：乘法器的设计需要考虑优化性能和资源利用率。
常见的优化方法包括流水线设计、并行计算、减少不必要的运算等。
5. 编写硬件描述语言（HDL）代码：HDL是一种用于描述硬件电路的语言，比如Verilog和VHDL。
根据设计的乘法器模块，编写HDL代码来描述乘法器的功能和电路结构。
6.仿真和调试：通过利用仿真工具对设计好的乘法器进行功能验证和调试，发现并修复存在的问题。
1.灵活性高：FPGA的可编程性使得乘法器的设计可以根据实际需求进行灵活调整和修改，而不需要重新设计和生产乘法器芯片。
2.性能可调：FPGA的资源（逻辑单元）可以根据需要配置使用，可以通过增加逻辑单元和优化设计来提高乘法器的性能。
3.低功耗：相比于专用乘法器件，基于FPGA的乘法器通常具有更低的功耗，可以在一定程度上减少系统能耗。
4.成本低：由于FPGA是可编程设备，相对于专用乘法器件的生产成本要低，尤其适用于小批量生产和特定需求。
综上所述，基于FPGA的乘法器设计具有灵活性高、性能可调和成本低的优势，能够满足不同领域对于乘法运算的需求。
fpga 除法原理
fpga 除法原理FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，具有高度的灵活性和可重构性。
除法是数学运算中的一种基本运算，是将被除数除以除数得到商的过程。
本文将探讨FPGA实现除法的原理以及相关的技术细节。
一、引言FPGA作为一种可编程的硬件设备，可以通过对其内部的逻辑门进行编程，实现各种不同的功能和计算任务。
除法作为一种基本的数学运算，在很多应用中都有广泛的需求。
然而，由于除法运算的复杂性，传统的硬件电路实现除法较为困难。
而FPGA的可编程性使得它成为一种理想的实现除法运算的平台。
二、除法的实现原理在FPGA中实现除法运算，通常采用迭代除法的方法。
迭代除法的基本思想是通过不断地进行减法和移位操作，逐步逼近被除数和除数之间的差值，直到差值小于除数为止。
具体而言，实现除法运算的FPGA电路可以包括以下几个主要部分：1. 除法器（Divisor）：负责接收输入的被除数和除数，并将它们传递给其他部件进行运算。
2. 商（Quotient）寄存器：用于存储每次移位操作后得到的商。
3. 余数（Remainder）寄存器：用于存储每次移位操作后得到的余数。
4. 移位器（Shifter）：负责将被除数和余数进行左移操作，实现除法运算中的移位操作。
5. 减法器（Subtractor）：负责将被除数和余数进行减法操作，得到下一次移位操作的被除数。
6. 比较器（Comparator）：用于判断被除数和除数之间的差值是否小于除数，从而确定是否继续进行移位操作。
三、除法的实现步骤下面将介绍FPGA实现除法运算的具体步骤：1. 初始化：将被除数和除数加载到对应的寄存器中，并初始化商和余数寄存器。
2. 移位操作：将被除数和余数进行左移操作，使它们与除数对齐。
3. 减法操作：将被除数和余数进行减法操作，得到下一次移位操作的被除数。
4. 比较操作：判断被除数和除数之间的差值是否小于除数，如果小于，则将相应的位设置为1，并更新余数寄存器；否则，将相应的位设置为0。
fpga中做乘法
fpga中做乘法
FPGA中可以使用各种方法进行乘法，下面列举了几种常用的方法：
1. 逻辑门级乘法器：可以利用AND、OR、XOR等逻辑门实现简单的乘法运算。
例如，使用一系列AND运算将两个输入位相乘，再使用逻辑门将它们相加得到结果。
这种方法的优点是简单易实现，缺点是速度较慢。
2. Booth编码乘法器：Booth编码乘法器是一种基于查找表的乘法器，利用Booth编码对乘数进行编码，根据编码结果进行查表并得到部分积，再将部分积相加得到最终结果。
这种方法的优点是速度较快，缺点是复杂度较高。
3. 数字信号处理(DSP)乘法器：FPGA中通常会包含一些专门设计用于进行高速乘法运算的DSP乘法器。
这些乘法器通常具有高速、低功耗和占用较少逻辑资源等特点，非常适合在FPGA中实现乘法运算。
4. 基于硬件乘法器的乘法：某些FPGA芯片可能包含硬件乘法器，可以直接使用硬件乘法器进行乘法运算。
硬件乘法器通常具有非常高的速度和低的功耗，但会占用较多的资源。
需要根据具体的应用场景和性能要求选择适合的乘法方法。
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任务书：1、十六位硬件乘法器电路2、八位硬件除法器电路摘要：设计一个16位硬件乘法器电路。
要求2位十进制乘法，能用LED数码管同时显示乘数,被乘数和积的值.本设计利用Quartus II软件为设计平台,通过移位相加的乘法原理：即从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。
经软件仿真和硬件测试验证后,以达到实验要求。
设计一个8位硬件除法器电路。
要求2位十进制除法，能用LED数码管显示结果、除数和被除数的值。
根据被除数（余数）和除数的大小来上商，被除数低位补零，再减去右移后的除数也可以改为左移余数，减去除数，这样可以确保参与运算的寄存器具有相同位数。
商写到寄存器的低位，然后再左移一位。
经软件仿真和硬件验证后，以达到实验要求。
目录2.任务书 (2)3.摘要 (2)4.目录 (3)5.正文 (4)5.1.1 乘法器系统设计 (4)5.1.1.1 设计要求 (4)5.1.2.2系统设计方案 (4)5.1.2 单元电路设计 (4)十进制计算模块 (5)BCD码转二进制模块 (5)8位右移寄存器模块 (6)8位加法器模块 (7)1位乘法器multi_1模块 (7)16位移位寄存器reg_16模块 (8)16位二进制转BCD码B_BCD模块 (9)8位乘法器multi_8x8顶层设计 (10)5.1.3 乘法器的系统测试 (14)仿真分析 (14)硬件验证 (15)5.2.1 除法器系统设计………………………………………………5.2.2单元电路设计………………………………………………5.2.3 除法器的系统设计………………………………………………仿真分析………………………………………………硬件验证………………………………………………6. 结论 (15)7. 参考文献 (15)8. 分工 (15)5.正文题目要求设计基于fpga的乘法器和除法器。
本小组想出的方案是利用位移相加和相减来制作乘法器和除法器。
运用的模块主要包括：1、输入模块：运用计数器设编码器将bcd码编译为二进制码；2、运算模块：包括运算器和寄存器；3、输出模块：将运算器运算的结果的二进制数译码位bcd码在数码管上显示出来。
其余方法：可以将输入的二进制数转为十进制再进行运算，此方法适用于人工初学者计算不适于利用芯片计算，故不考虑。
方案先进性：简单易懂，将乘法器和除法器分开制作便于分工。
但缺点也显而易见，乘法器和除法器按照不同人的思维进行设计，不易于整合，变为两个独立的模块。
方案可行性：易于设计，但使用不便，需要重新烧入程序实现乘除法切换。
5.1乘法器系统设计1.1设计要求题目要求设计一个16位硬件乘法器电路.要求2位十进制乘法;能用LED数码管同时显示乘数,被乘数和积的信息.设置一个乘法使能端,控制乘法器的计算和输出.1.2系统设计方案此设计问题可分为乘数和被乘数输入控制模块,乘法模块和输出乘积显示模块基本分.乘数和被乘数的输入模块使输入的十进制数转化为二进制数输入乘法模块,乘法模块利用移位相加的方法将输入的两组二进制数进行相乘,并将16位乘积输出到乘积输出显示模块.显示模块将输入的二进制数按千,百,十,个位分别转化为十进制数输出.乘数和被乘数的输入可用数据开关K1~K10分别代表数字1,2,…,9,0,用编码器对数据开关K1~K10的电平信号进行编码后输入乘法器进行计算.但此方案所用硬件资源较多,输入繁琐,故不采取.方案二是利用硬件箱自带16进制码发生器,由对应的键控制输出4位2进制构成的1位16进制码,数的范围是0000~1111,即0H~FH.每按键一次,输出递增1,输出进入目标芯片的4位2进制数将显示在该键对应的数码管.乘数和被乘数的输入模块将16进制码的A~F码设计成输出为null.使得减少了无用码的输入.两数相乘的方法很多,可以用移位相加的方法,也可以将乘法器看成计数器,乘积的初始值为零,每一个时钟周期将乘数的值加到积上,同时乘数减一,这样反复执行,直到乘数为零.本设计利用移位相加的方法使得程序大大简化.系统总体电路组成原理图如下图所示：5.1.2乘法器单元电路设计下面分解8位乘法器的层次结构，分为以下7个模块：1. 十进制计算模块：使用4个十进制计数模块，输入乘数的十位个位，被乘数的十位个位。
2. BCD码转二进制模块：实现将输入的8位BCD码转化成二进制3. 右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。
4. 加法器模块：这是一个8位加法器，进行操作数的加法运算。
5. 1位乘法器模块：完成8位与1位的乘法运算。
6. 锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。
7. 二进制转BCD码模块：将16位寄存器的值（积）转化成BCD码，配合数码管显示十进制加计数器设计十进制计数器在每个时钟来临时计数，clk=1时清零，用于输入乘数，被乘数的个位，十位Library ieee; --0到9计数器Use ieee.std_logic_unsigned.all;Use ieee.std_logic_1164.all;Entity cnt10 isPort (clk,clr: in std_logic;q: out std_logic_vector(3 downto 0));end cnt10;architecture behav of cnt10 isbeginprocess(clk,clr)variable cqi: std_logic_vector(3 downto 0);beginif clr='1' then cqi:="0000";elsif clk'event and clk='1' thenif cqi=9 then cqi:="0000";else cqi:=cqi+1;end if;end if;q<=cqi;end process;end behav;BCD码转二进制码BCD_B的设计将十进制计数器产生的十位和个位合并后，为BCD码，而计算时使用二进制码计算，所以采用该模块来转化Library ieee; --（0到99）BCD码转二进制码Use ieee.std_logic_unsigned.all;Use ieee.std_logic_1164.all;Entity BCD_B isPort ( a: in std_logic_vector(7 downto 0);q: out std_logic_vector(7 downto 0));end BCD_B;architecture behav of BCD_B issignal a1,a2,a3,a4,cq: std_logic_vector(7 downto 0);beginprocess(a)begina1<="0000"&a(3 downto 0);a2<="0000"&a(7 downto 4);a3<=a2(6 downto 0)&'0';a4<=a2(4 downto 0)&"000";cq<=a4+a3+a1;q<=cq;end process;end behav;8位移位寄存器reg_8的设计8位移位寄存器是在时钟（r8_clk'event and r8_clk='1'）信号作用下，当r8_load='1'时，将8位乘数加载进入；而当r8_load='0'时，对数据进行移位操作，同时定义一个信号reg8用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位reg8(0)传送给r8_out输出。
library ieee; ---8位移位寄存器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity reg_8 isport(r8_clk,clr,r8_load:in std_logic;r8_in:in std_logic_vector(7 downto 0);r8_out:out std_logic);end reg_8;architecture arc_reg_8 of reg_8 issignal reg8:std_logic_vector(7 downto 0);beginprocess(r8_clk,clr,r8_load)beginif clr='1'thenreg8<="00000000";elsif r8_clk'event and r8_clk='1' thenif r8_load='1' thenreg8<=r8_in;elsereg8(6 downto 0)<=reg8(7 downto 1);end if;end if;end process;r8_out<=reg8(0);end arc_reg_8;8位加法器adder_8的设计该加法器由八位二进制加法器组成。
其中设计八位二进制加法器时，为了避免加法运算时产生溢出，故定义了三个信号量ss,aa,bb,将加数a8_a，a8_b分别与0连接后赋值给aa,bb，形成9位二进制数，然后aa，bb相加赋值给ss，最后将ss的低八位赋值给和a8_s，同时将ss的最高位送给a8_out输出。
library ieee; --8位加法器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity adder_8 isport(a8_a,a8_b:in std_logic_vector(7 downto 0);a8_s:out std_logic_vector(7 downto 0);a8_out:out std_logic);end adder_8;architecture arc_adder_8 of adder_8 issignal ss:std_logic_vector(8 downto 0);signal aa,bb:std_logic_vector(8 downto 0);beginaa<='0'&a8_a; bb<='0'&a8_b; ss<=aa+bb;a8_s<=ss(7 downto 0);a8_out<=ss(8);end arc_adder_8;1位乘法器multi_1的设计利用if语句来完成8位二进制数与1位二进制的乘法运算，最后将结果送到m1_out输出。