Layout(集成电路版图)注意事项及技巧总结
画layout流程及注意事项
画layout流程
任敏2011-01-17
一、准备工作
1.了解曝光场区大小、封装尺寸、划片槽尺寸，确定layout大小和排列。
2.构思整体版图，划分层次和模块。
层次一定要清晰，模块要合理，按对称结构划分，要
便于修改
3.熟悉设计规则
4.将design grid改至0.1um！（一定要注意。
我们的版图用不着0.001um的grid）
5.几个人分工画的时候，一定要先统一设置，避免拼接版图时出现问题。
二、Layout注意事项
1.图形尺寸和坐标尽量用整数，多用ctrl+E命令直接设定图形坐标
2.不要用merge命令，特别是不规则图形
3.注意倒角设计，特别是pbody版
4.pad大小应满足打线要求。
Pad坐标尽量用整数
5.考虑金属和场氧的过刻蚀
6.每次修改注意存档
三、Layout检查和信息整理（按步骤进行）
1.结合工艺，检查layout设计是否有不合理的。
2.加logo和版图编号
3.将几个版图拼成一个版图，注意留够划片槽。
插入版图时用Xrefcell，方便修改。
4.drc检查。
根据design rule编写drc检查规则。
并增加检查拼接缝隙的drc规则。
5.将坐标原点放在左下角。
注意检查是否所有版图都在第一象限。
6.填写版图信息和pad信息。
填chipsize时注意是否包含划片槽。
Layout布局经验
layout布局经验0.025。
2 Cell名称不能以数字开头.否则无法做DRACULA检查。
3 布局前考虑好出PIN的方向和位置。
大家在初步确认pad的位置之后，最好先出一个pad坐标给封装厂仿真一下，免得最后不行返工。
4 布局前分析电路，完成同一功能的MOS管画在一起。
5 对两层金属走向预先订好。
一个图中栅的走向尽量一致，不要有横有竖。
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开。
混合信号的电路尤其注意这点。
7 在正确的路径下(一般是进到~/opus)打开icfb.8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错。
最好每个library独立，虽然浪费点空间，但是不宜出错。
9 将不同电位的N井找出来。
布局时注意:10 更改原理图后一定记得check and save。
11 完成每个cell后要归原点。
原点可以与物理图层相交或者相切，即从原点的x和y轴两条线看过去，线上都要有图形。
如果不这样的话，可能导致最后的整体版图时期间边框冲出芯片的尺寸范围，会给跟mask厂的沟通带来麻烦。
12 DEVICE的个数是否和原理图一致(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一致。
一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。
画DEVICE后从EXTRACTED中看参数检验对错。
对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关)。
13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。
14 尽量用最上层金属接出PIN。
版图LAYOUT布局经验总结94条
layout布局经验总结布局前的准备:1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
一个图中栅的走向尽量一致，不要有横有竖。
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.7 在正确的路径下(一般是进到~/opus)打开icfb.8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.9 将不同电位的N井找出来.布局时注意:10 更改原理图后一定记得check and save11 完成每个cell后要归原点12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。
一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE 之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。
画DEVICE后从EXTRACTED中看参数检验对错。
对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关).13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。
14 尽量用最上层金属接出PIN。
15 接出去的线拉到cell边缘,布局时记得留出走线空间.16 金属连线不宜过长；17 电容一般最后画，在空档处拼凑。
18 小尺寸的mos管孔可以少打一点.19 LABEL标识元件时不要用y0层，mapfile不认。
自己总结的电源板Layout的一些注意点
电源板Layout注意点做了几年的电源板的layout，自己总结了一些主要注意的地方，我认为主要是从下面这几个地方考虑：一、 功率回路部分功率板中比较重要首当其冲的就是功率回路部分，在layout的时候应该首先要知道所布的功率部分的电路性质，在电源中功率电路主要分di/dt电路和dv/dt电路，这两种电路在布局走线的时候走法是不一样的。
di/dt电路因为它的单位时间内电流的变化比较大，所以这部分电路在走线的时候重点这样电路的环路面积最小，本身产生的干扰可以自身就耦合掉dv/dt电路它的侧重点就完全不一样，因为这种电路在单位时间内电压变化会比较大，所以它容易对外界产生干扰，所以这种电路在走线的时候铜皮不能太宽，在满足承载电流的情况下铜皮宽度尽可能的小，不同层的重叠区域尽可能小，敏感信号尽可能远离这些走线二、 驱动部分驱动部分的线首先要考虑整个驱动回路的面积，要尽可能的小，要远离干扰源，离被驱动的部分尽可能的近。
像MOS管之类工功率元件的驱动，在走线的时候要特别注意G极和D极的走线不要平行走，因为在大多数情况下MOS管的D极部分的电路是dv/dt的电路，G极是驱动电路，如果平行走的话，驱动信号很容易被干扰，从而导致MOS的误动作三、 采样信号在功率板中像一些电压采样和电流采样之类的采样信号也是至关重要的，因为这些信号准确与否直接关系到控制端，所有这些采样信号也要尽量避开其他信号，如果有条件的话这些采样信号可以用差分采样，并且在相对应的走线地方能够给他们一个完整的地平面四、 地的处理地的重要性就更不用说了，无论在哪种板子上，对于地的处理都是非常重要的。
在功率板中地相对来说会比较复杂，因为很多时候功率部分走大电流的地、控制部分一些小电流的地都是共地的，所以这时候这些地的处理显的非常重要，在我的经验中处理好这些地，关键是选择一个正确的单点连节点，因为每个电源的设计不一样，所以这个单点连接点的选择也是不一样的，我在小功率光伏逆变器中一般都是选择BUS电容的一个地管脚，变频器中我一般是将大电流中的一个电容的地管脚引一根比较粗的走线到开关电源输入端的那个电容的地管脚上，然后再从这个地管脚引到开关电源后面出来的那些小电流的地平面上，当然还有一些别的地，如晶振的地、采样的地等，每个公司的设计规则不一样，走法也不一样，网上对于地的处理的资料也比较多五、 安规安规在电源产品的设计中是不可或缺的，对于不同国家不同地区相应的安规法规要求也是有区别的，还有应用环境的污染等级和海拔高度都会对安规要抓的距离有比较大的影响，所有我们在设计之初一定要搞清楚上面这些因素，如果有安规工程师的话可以请他们给出比较专业的爬电和电气间隙的距离，我们实际PCB Layout的时候要特别注意那些金属元件在PCB上所在区域，比如保险丝，它两头是金属的中间是非金属，如果没有座子的话，保险丝的两头金属的会和PCB接触，所有保险丝周围的表层走线要注意避开这些金属区域六、 散热对于那些功率比较大的系统来说，散热也是至关重要的，这个一般情况下要和结构配合好，在设计之前要了解整体结构的散热方式，是自然冷却、风冷还是水冷，其中风冷又分吸风和吹风，这些都会对布局产生比较大的影响七、 E MC主要是一些功率部分的走线宽度尽量不要发生突变，如果需要拐弯，拐弯的地方也尽量做的平和一点，不要突变，还有就是有时候会有大电流、小电流、采样信号中有些虽然有些是共用一个网络，但是自在走线的时候不要 共用一个回路，要分开走，各走各的回路比较好。
layout布局经验总结
布局前的准备:1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
一个图中栅的走向尽量一致，不要有横有竖。
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.7 在正确的路径下(一般是进到~/opus)打开icfb.8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.9 将不同电位的N井找出来.布局时注意:10 更改原理图后一定记得check and save11 完成每个cell后要归原点12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。
一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间[转帖]layout布局经验总结[ICISEE论坛]/bbs/dispbbs.asp?BoardID=36&id=1012（第1／8 页）2006-7-17 16:01:33[转帖]layout布局经验总结[ICISEE论坛]留出空隙)再连线。
画DEVICE后从EXTRACTED中看参数检验对错。
对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关).13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。
14 尽量用最上层金属接出PIN。
15 接出去的线拉到cell边缘,布局时记得留出走线空间.16 金属连线不宜过长；17 电容一般最后画，在空档处拼凑。
layout注意事项
Layout注意问题一：ESD 器件由于ESD器件选择和摆放位置同具体的产品相关，下面是一些通用规则：1．让元器件尽量远离板边。
2．敏感线（Reset，PBINT）走板内层不要太靠近板边；RTC部分电路不要靠近板边。
3．可能的话，PCB四周保留一圈露铜的地线。
4. ESD器件接地良好，直接（通过VIA）连接到地平面。
5. 受保护的信号线保证先通过ESD器件，路径尽量短。
二：天线13MHz泄漏，会导致其谐波所在的Channel: Chan5, Chan70，Chan521、586、651、716、781、846等灵敏度明显下降；13MHz相关线需要充分屏蔽。
一般FPC和LCDM离天线较近，容易产生干扰，对FPC上的线需要采取滤波（RC 滤波）措施和屏蔽FPC，并可靠接地。
靠近天线部分的板上线（不管什么类型）尽量要走到内层或采取一定的屏蔽措施，来降低其辐射。
（板内的其他信号可能耦合到走在表层的信号线上，产生辐射干扰。
）三．LCD注意FPC连接器的信号定义：音频信号线最好两边有地线保护；音频信号线与电平变换频繁的信号线要有足够间距；FPC上的时钟信号及其他电平变换频繁的信号要有地线保护减少EMI影响；LCD的数据线格式是否和BB芯片匹配？例如i80或M68在时序上要求不一致等问题。
设计中对LCM 上的JPEG IC时钟信号的频率，幅值要满足需求。
如果时钟幅度不够可能导致JPEG不工作或不正常；注意Camera的输入时钟对Preview的影响，通常较高的Preview刷新帧数要求时钟频率高。
布局上，升压电路远离天线；音频器件和音频走线；给Camera供电的LDO靠近Camera放置；主板上Hall器件的位置要恰当，不能对应上盖LCD屏的位置，否则上盖的磁铁不能正对着Hall器件。
四．音频设计PCB布局音频器件远离天线、RF、数字部分，防止天线辐射对音频器件（音频功放等）的干扰；如果靠的很近，应该考虑使用屏蔽罩。
ic layout总结汇报
ic layout总结汇报IC布局（IC Layout）是指将电子元器件、电路核心等按照设计要求进行布局、布线的过程。
IC布局是集成电路设计的关键环节，直接影响芯片的性能和可靠性。
因此，合理的IC布局对于提高芯片的性能、降低功耗、提高可靠性等方面都具有重要作用。
在IC布局过程中，需要考虑以下几个方面：1. 功能分区：将芯片按照功能模块进行合理的分区划分，不同模块之间应尽量减小电气和热学的干扰。
合理的功能分区有助于提高芯片的性能和降低功耗。
2. 电源线布局：稳定的电源供应是芯片正常工作的基础，因此在IC布局中，需要合理布置电源线路，确保电源的稳定性和可靠性。
3. 时钟布局：时钟信号是决定芯片工作时序和稳定性的关键信号，因此在IC布局中，需要将时钟线路布置得尽可能短，减小时钟信号的延迟和抖动。
4. 信号线布局：信号线路的布局直接影响芯片的性能和抗干扰能力。
在IC布局中，需要合理布置信号线路，减小信号线的串扰、噪声和延迟。
5. 热管理：芯片在工作过程中会产生大量的热量，合理的散热设计对于保证芯片的可靠性和性能至关重要。
因此，在IC布局中需要合理布置散热器件、散热通道等，提高芯片的散热效果。
6. 硬件资源利用：在IC布局中，需要合理利用硬件资源，减小芯片的面积和功耗。
因此，可以通过减小电路的面积、增加电路的共享和复用等方式来优化IC布局。
7. 良率优化：良率是衡量芯片制造质量的重要指标之一，在IC布局中，需要考虑到制造工艺的限制，合理布局芯片的电路和器件，降低芯片的制造缺陷和故障率，提高芯片的良率。
综上所述，IC布局是集成电路设计中的重要环节，直接影响芯片的性能、功耗、可靠性和制造质量。
合理的IC布局能够提高芯片的性能、降低功耗、提高可靠性和制造良率。
因此，在IC布局过程中，需要考虑功能分区、电源线布局、时钟布局、信号线布局、热管理、硬件资源利用和良率优化等方面，以实现最佳的布局效果。
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
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Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
（2）把低层金属导线连接到扩散区来避免损害。
3、芯片金属线存在寄生电阻和寄生电容效应寄生电阻会使电压产生漂移，导致额外的噪声的产生寄生电容耦合会使信号之间互相干扰关于寄生电阻：（1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。
（2）加粗金属线（3）存在对称关系的信号的连线也应该保持对称，使得信号线的寄生电阻保持相等。
关于寄生电容：（1）避免时钟线和信号线的重叠（2）两条信号线应避免长距离平行，信号线之间交叉对彼此的影响比二者平行要小（3）输入信号线和输出信号线应该避免交叉（4）对于易受干扰的信号线，在两侧加地线保护（5）模拟电路的数字部分需要严格的隔离开四、保护环1、避免闩锁效应最常见的latch up 诱因是电源，地的瞬态脉冲。
这种瞬态脉冲可能产生原因是瞬态电源中断等。
它可能会使引脚电位高于VDD或低于VSS，容易发生latch-up，因此，对于电路中有连接到电源和地的MOS管，周围需要加保护环。
2、容易发生latch-up的地方：任何不与power, supply, substrate 相连的引脚都有可能，所以精度要求高时，要查看是否有引脚引线既不连power，supply，也不连substrate ，凡是和这样的引线相连的源区，漏区都要接保护环。
3、保护环要起到有效的作用就应该使保护环宽度较宽，电阻较低而且用深扩散材料。
4、N管的周围应该加吸引少子电子的N型保护环（n-sub），n-sub连接vddP管的周围应该加吸收少子空穴的P型保护环（p-sub），p-sub连接vss双环对少子的吸收效果比单环好五、衬底噪声1、衬底噪声产生原因源漏衬底pn结正向导通，或者电源连接节点引入的串扰，使得衬底电位会产生抖动偏差。
2、解决方法：（1）对于轻掺杂的衬底要用保护环把敏感电路包围起来（2）把gnd和衬底在片内连在一起，然后由一条线连到片外的全局地线使得gnd 和衬底的跳动一致，也可以消除衬底噪声。
（3）场屏蔽作用：每个block 外围一层金属，使每单元模块同电势而且模块之间不相互影响。
3、衬底可靠电位的连接（1）尽量把衬底与电源的接触孔的位置和该位置管子的衬底注入极的距离缩小，距离越近越好，因为这种距离的大小衬底电位偏差影响非常大。
（2）把衬底接触孔的位置增多，尽量多打孔，保证衬底与电源的接触电阻较小。
六、管子的匹配精度1、电流成比例的MOS管，应使电流方向一致，版图中晶体管方向相同。
2、配置dummy器件，使版图周围环境一致，结构更加对称。
3、在处理匹配性要求高的对管时，采用交叉对称的结构比较好。
4、MOS管的匹配主要有四方面影响因素栅面积：匹配度与有源区面积（s=w*l）成反比关系栅氧化层厚度：一般栅氧化层的管子匹配度较高沟道长度调制：管子的不匹配与Vgs的不匹配成正比与沟道长度成反比。
方向：沿晶体管不同轴向制作的管子的迁移率不同，这就影响管子跨导的匹配度，把需要匹配的管子放在一个cell 中，避免因旋转cell 而产生方向不一致。
5、dummy器件的详细描述如果周边环境不同，会使工艺中的刻蚀率不同。
比如，线宽大，刻蚀率大，刻蚀的快慢会影响电阻等电学参数。
例子：尺寸较大的管子被拆成小管子并联时，要在两端的小管子的栅旁加上dummy gate，这样可以保证比较精确的电流匹配，而且这种dummy gate 的宽度可以比实际的栅宽小，各个小管子的gate 最好用metal 联起来，如果用poly 连会引起刻蚀率的偏差。
6、主要单元电路的匹配差分对管位置和连线长短都要对称，能合为一条线的连线就要合。
差分对主要使Vgs 匹配，而电流镜主要使ID匹配。
7、MOS管匹配的几点主要事项：（1）接触孔，metal走线不要放在有源区内，如果metal一定要跨过有源区的话应加入dummy走线。
（2）最好把匹配管放在远离深扩散边缘的地方，至少两倍结深，N-well属深扩散，pmos 要放在阱内距阱边较远处。
（3）尽量使用nmos管来做匹配管，因为nmos 管比pmos 管更易达到匹配。
（4）为避免由梯度引起的mismatch，采用common-centroid layout 同心结构，且尽量紧密，差分对采用cross-coupled pairs（交叉耦合）结构。
（5）匹配器件要远离功率器件摆放，功率大于50mw就属于功率器件。
8、大功率供电的版图及宽长比较大的器件的版图（1）w较大的管子应折成小单元并联，原则是每个单元的电阻应小于所有单元连接起来的总和。
（2）如果折成的单元数过多，应分两排摆放。
（3）大功率供电一般出现在有大电流的地方，避免电迁移。
9、电源线，地线，信号线的布线（1）不同电路的电源线和地线之间会有一些噪声影响。
模拟电路和数字电路的电源和地，还有一些敏感电路的电源线和地线都需要把它们保护起来，保证它们不相互影响。
（2）模拟电路和数字电路的gnd要分开。
（3）电源线，地线上尽量多打孔，以保证Nwell的良好接触和p型衬底良好接地。
（4）信号线的布线：如果两条信号线的走向平行，平行线间的寄生电容会把两个信号耦合，产生噪声。
两临近信号线上的信号相互影响成为串扰，较少crosstalk方法：采用差分结构把crosstalk 化为公模扰动。
对敏感信号进行保护：把敏感信号屏蔽起来将敏感电路部分与易产生噪声的地方间距增大。
Cadence 快捷键Ctrl+A：全选Shift+B：升到上一级试图B：去某一级Ctrl+C：中断某个指令，一般用ESCShift+C：裁切；首先调用命令，选中要裁切的图形，后画矩形裁切Ctrl+D：取消选择Shift+E和E：是控制用户预设的一些选项Ctrl+F：显示上层等级HierarchyShift+F：显示所有等级Ctrl+G：Zoom to GridG：开关引力吸附到某些节点I：插入Shift+K：清除标尺K：标尺L：标签工具M：移动工具Shift+M：合并工具Ctrl+N，Shift+N，N：控制线走向的Ctrl+N：先横后竖Shift+N：直角正交N：斜45°+正交Shift+O：旋转工具O：插入接触孔P：画金属线Q：打开设置属性对话框Ctrl+R：重画R：矩形工具Ctrl+S：添加拐点，值的path线打弯Shift+S：search 查找Shift+T：Hierachy TreeT：层切换U：撤销V：关联，将一个图像关联到另一个图形Ctrl+W：关闭窗口W：前一试图Ctrl+X：适合编辑Shift+X：下降一等级X：在Hierarchy 菜单中Y：区域复制，可以复制一部分cellShift+Y：粘贴Ctrl+Z：放大Shift+Z：缩小四．版图技巧1．对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。
因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。
对于要求比较高的敏感线，则需要做屏蔽。
具体的方法是，在它的上下左右都连金属线，这些线接地。
比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。
等于把它像电缆一样包起来。
2．匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。
比如1：8的匹配，则可以做成3×3的矩阵，“1”的放在正中间，“8”的放在四周。
这样就是中心对称。
如果是2：5的匹配，则可以安排成AABABAA的矩阵。
需要匹配和对称的电路器件，摆放方向必须一致。
周围环境尽量一致。
3．噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。
Nmos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。
Pdiff接低电位。
Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。
Ndiff接高电位。
在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。
各种器件，包括管子，电容，电感，电阻都要接体电位。
如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。
4．版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。
常见的对称实现方式：一般的，画好一半，折到另一半去，复制实现两边的对称。
如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。