(完整版)基于FPGA的psk调制

if(!reset_n)
c<=7'b1000000;
else
begin
c[2]<=c[1];
c[3]<=c[2];
c[4]<=c[3];
c[5]<=c[4];
c[6]<=c[5];
c[7]<=c[6];
c[1]<=c[2Fc[3Fc[4Fc[7];
end
end
assign dataoutm = c[7];
Controller CONTROLLER( .clk(clk),.reset_n(reset_n),.dataoutm(dataoutm), .address(address),.clk_DA(clk_DA),.blank_DA_n( blank_DA_n),.sync_DA_n(sync_DA_n) );
parameter N= 128;
always@(posedge clk or negedge reset_n)if(! reset_n)
begin count<=1'b0; clk1<=1'b0;
end
else if(count< 63)
begin count<=count+1'b1;
end else begin count<=1'b0; clk1<=~clk1;
西南交通大学
信息科 学与技 术学院
通信工程专业
工程实习报告
（
年级:2010
学号:20100147
姓名：刘 妍
专业：通信工程
二零一三年七月
(psk
基本原理
PSK调制原理
相移键控(PSK):一种用载波相位表示输入信号信息的调制技术。移相键控分为绝对移
相和相对移相两种 为例，取码元为“ 调载波反相；“1PSK调制原理图：
。以未调载波的相位作为基准的相位调制叫作绝对移相。以二进制调相
1”时，调制后载波与未调载波同相；取码元为“0”时，调制后载波与未 ”和“0”时调制后载波相位差180度。
S 3.fl PSK
二、详细设计
顶层模块module bpsk( clk, reset_n, clk_DA, blank_DA_n, sync_DA_n, dataout, dm_out
end else
begin
address_data1<=address_data1+7'b000_0001;//地址依次加一
address_data2<=address_data2+7'b000_0001;
end
end
always@(posedge clk or negedge reset_n)begin
// begin
//
//
//
case(dataoutm)
1'b0:
//
begin
address_data=address_data2;
end
//
//
1'b1:
//
//
//
//
begin
address_data=address_data1;
end
default:begin
address_data=5'bzzzzz;
LookUpTable LOOKUPTABLE(.clk(clk),.reset_n(reset_n),
.address(address),
.dataout(dataout) );
depsk depsk( .clk (clk),
.reset_n (reset_n), .data (dataout),
wire
clk1 ;
wire[ 7 :
0 ] dataout;
counter
COUNTER(
.clk
( clk ),
.reset_n (reset_n),
.count (count),
.clk1 ( clk1 )
h
_Seq PN_SEQ(
.clk1
( clk1 ),
.reset_n(reset_n),.dataoutm(dataoutm) );
end endmodule M序列产生模块module PN_Seq(clk1,reset_n,dataoutm);
input clk1; input reset_n;
output dataoutm;
reg[ 7 : 1 ]c;
always@(posedge clk1 or negedge reset_n)begin
end
//
endcase
//
end
always@(posedge clk or negedge resddress_data1<=7'b011_1111;//000_0000;//
address_data2<=7'b000_0000;//111_0011;//
);
input
clk ;
input
reset_n ;
output
clk_DA ;
output
blank_DA_n;
output
sync_DA_n ;
output[ 7
: 0 ] dataout ;
output[ 7
: 0 ] dm_out;
wire[ 6 :
0 ] address ;
wire
dataoutm ;
if(!reset_n) address_data<=7'b000_0000;//赋初值
else if(!dataoutm)
address_data<=address_data2;〃如果m序列输出为0，则为address_data2值
endmodule
控制器模块
module Controller( clk, reset_n, dataoutm, address, clk_DA, blank_DA_n, sync_DA_n
);
inputclk
inputreset_n
input dataoutm
output [ 6 : 0 ] address
output output output reg [ 6
clk_DA ; sync_DA_n ; blank_DA_n ;
0 ] address_data1;
reg [ 6 : 0 ] address_data2; reg [ 6 : 0 ] address_data;
// always @(dataoutm)
.dataout (dm_out)
);
endmoduleendmodule分频模块module counter(clk,reset_n,count,clk1);
input clk,reset_n; output clk1; output[6:0] count;
reg clk1; reg[6:0] count;