实验十一 同步计数器的逻辑功能测试及应用
数电实验报告：计数器及其应用-计数器应用实验报告
数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
数电实验报告：计数器及其应用
数电实验报告：计数器及其应用数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0 ~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
数电实验 计数器及其应用
实验四计数器及其应用一、实验目的1、掌握中规模集成计数器的使用及功能测试方法2、运用集成计数计构成1/N分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
1、中规模十进制计数器CC40192（74LS192）是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图9－2所示。
图9－2 CC40192引脚排列及逻辑符号图中LD—置数端 CPU —加计数端 CPD—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端 CR—清除端CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下：表9－1当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。
当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
当CR 为低电平，LD 为高电平时，执行计数功能。
执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。
执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表9－2为8421码十进制加、减计数器的状态转换表。
表9－2加法计数减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。
图9－3是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。
图9－3 CC40192级联电路3、实现任意进制计数(1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。
计数器实验报告
计数器实验报告实验目的：通过实验了解计数器的原理和工作方式，掌握计数器的使用方法。
实验仪器：计数器、示波器、信号发生器、电压表。
实验原理：计数器是一种能够自动地对输入脉冲进行计数的电子器件。
它主要由时钟脉冲输入、计数寄存器、计数器控制逻辑以及显示器等部分组成。
实验步骤：1. 准备好实验仪器，包括计数器、示波器、信号发生器和电压表。
2. 将信号发生器的输出信号连接到计数器的时钟脉冲输入口。
3. 设置信号发生器的频率为100 Hz，并调整信号幅度为适当值。
4. 将计数器的数字显示设置为0。
5. 打开计数器和示波器电源，并打开示波器，将示波器的探头连接到计数器的输出端口。
6. 调节示波器的水平和垂直位置，以便能够观察到计数器的输出信号。
7. 开始计数，观察并记录计数器的输出信号和显示结果。
8. 改变信号发生器的频率和幅度，再次进行观察和记录。
实验结果：根据我们的实验步骤和操作，我们观察到计数器的输出信号呈现出逐渐增大的趋势，并且显示结果与输出信号一致。
当频率改变时，计数器的输出结果也会相应地改变。
实验分析：通过实验，我们了解了计数器的基本原理和工作方式，并成功地进行了计数器的实验操作。
实验结果表明，计数器能够准确地对输入脉冲进行计数，并将计数结果显示出来。
同时，我们还观察到了信号发生器频率和幅度对计数器结果的影响，这与我们的预期一致。
实验结论：通过本次实验，我们深入了解了计数器的原理和工作方式，掌握了计数器的使用方法。
实验结果表明，计数器能够准确地对输入脉冲进行计数，并将计数结果显示出来。
同时，我们还观察到了信号发生器频率和幅度对计数器结果的影响。
计数器逻辑功能和设计
2.5 计数器逻辑功能和设计1．实验目的（1）熟悉四位二进制计数器的逻辑功能和使用方法。
（2）熟悉二-五-十进制计数器的逻辑功能和使用方法。
（3）熟悉中规模集成计数器设计任意进制计数器的方法。
（4）初步理解数字电路系统设计方法，以数字钟设计为例。
2．实验仪器设备（1）数字电路实验箱。
（2）数字万用表。
（3）数字集成电路：74161 4位二进制计数器74390 2二-五-十进制计数器7400 4与非门7408 4与门7432 4或门3．预习（1）复习实验所用芯片的逻辑功能及逻辑函数表达式。
（2）复习实验所用芯片的结构图、管脚图和功能表。
（3）复习实验所用的相关原理。
（4）按要求设计实验中的各电路。
4．实验原理（1）计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制、十进制和任意进制计数器；根据计数的增减趋势分为加法、减法和可逆计数器；还有可预置数和可编程功能计数器等。
（2）利用集成计数器芯片构成任意（N）进制计数器方法。
①反馈归零法。
反馈归零法是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
把模数大的计数器改成模数小的计数器，关键是清零信号的选择。
异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。
还要注意清零端的有效电平，以确定用与门还是与非门来引导。
②反馈置数法。
反馈置数法是利用具有置数功能的计数器，截取从Nb到Na 之间的N个有效状态构成N进制计数器。
其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。
计数器逻辑功能测试实验报告
计数器逻辑功能测试实验报告
1.将计数器连接电源，并通过示波器检查电压值是否正常。
2. 将计数器的输入端口与电源端口连接，并通过示波器检查输入信号是否正常。
3. 将计数器的输出端口与示波器连接，并检查输出信号是否正常。
4. 通过改变计数器的计数模式，检查计数器是否可以正常计数并输出正确的结果。
5. 通过改变计数器的预设值，检查计数器是否可以正常预设，并输出正确的结果。
实验结果：
通过以上步骤的测试，计数器的逻辑功能正常，可以正常计数并输出正确的结果。
实验结论：
计数器的逻辑功能测试证明了计数器能够正常计数和输出正确的结果，符合设计要求。
- 1 -。
同步计数器 原理
同步计数器原理同步计数器是一种计数器，它的主要作用是在数字系统或者计算机中实现同步控制。
同步计数器能够根据输入信号的变化，对输出信号进行计数，从而形成一个标准的计数器。
同步计数器的原理是通过一个或多个寄存器与逻辑门组成的电路，在接收到输入信号之后，递增或递减计数器的计数值。
同步计数器可以应用于很多领域，例如电子通信、计算机硬件以及数字逻辑等领域。
同步计数器的核心是寄存器，它包括多个D触发器，D触发器是一种基本的数字逻辑电路，它具有存储和传输数据的功能。
在同步计数器中，D触发器的状态决定了计数器的值，一个D触发器的状态取决于上一个D触发器的输出状态以及输入信号的反馈。
计数器的位数决定了计数器能够达到的最大值，例如4位计数器最大能够计数到15。
当计数器达到最大值时，需要重置为0，这样就可以形成一个循环的计数器。
同步计数器的输入信号一般来自于外部信号源，如时钟、电平触发器、计数器时序或其他逻辑门的输出等，其中最常见的是时钟信号。
时钟信号是一种方波信号，具有一定的周期和占空比，可以通过电子元件将其转化为数字信号。
同步计数器的时钟信号被输入到所有D触发器中，时钟信号的每一个上升沿会导致所有D 触发器的输出状态进行更新，从而实现计数器的计数功能。
同步计数器的逻辑门是控制计数器递增或递减的关键部件。
递增计数器的原理是所有的D触发器的输出都与时钟信号进行同步，当时钟信号上升沿触发时，所有的D触发器输出状态会被写入到寄存器中，从而实现计数器的递增。
递减计数器的原理是对于输入信号逆序的同步计数器，或者将递增计数器的输出通过逻辑非门反相后作为递减计数器的输入，使得计数器的输出值在每个时钟信号下降沿时减1。
递减计数器的起始值等于计数器能够达到的最大值。
例如，对于4位计数器，递减计数器的起始值为1111（15），每个时钟信号下降沿时，计数器的输出值将减1，从15到0循环。
同步计数器的实际应用非常广泛，例如在数字系统中，同步计数器常常用于时序信号的生成、状态机或者定时器的实现。
同步计数器的设计实验报告文档
2020同步计数器的设计实验报告文档Contract Template同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。
按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。
体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
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实验十一计数器74LS161的逻辑功能测试及应用
一、实验目的
1、熟悉集成计数器触的逻辑功能和各控制端作用。
2、掌握集成计数器逻辑功能测试方法。
3、掌握计数器使用方法。
二、实验设备与器件
1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。
2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。
三、实训器件说明
1、 74LS161集成同步计数器
74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。
图11.1所示为74LS161的管脚图和逻
辑功能示意图。
图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。
LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出
Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。
CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。
74LS161的逻辑功能如表6.9所示。
表中各控制输入端按优先级从高到低的次序排列，依次为CR、LD、CTp和CTt，其中CR优先级最高。
计数输出Q3为最高位，Qo为最低位。
输入输出
CR LD CTp CTt CP D3 D2 D1 Do Q3 Q2 Q1 Qo
0 ××××××××0 0 0 0
1 0 ××↑D3 D
2 D1 D0 D
3 D2 D1 D0
1 1 0 ××××××保持
1 1 ×0 ×××××保持
1 1 1 1 ↑××××二进制加法计数
由表6.9可知，74LS161具有以下逻辑功能：
（1）异步清零。
当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。
（2）同步置数。
当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被
置入计数器，计数器输出为D3D2D1Do 。
由于置数发生在脉冲CP上升沿时段，故称为同步置数。
（3）保持功能。
当CR=LD=1，且CTp•CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。
保持不变。
（4）计数功能。
当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开
始加法计数，实现计数功能。
随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。
当计数值达到15 时，进位输出CO为“1”。
2、由74LS161同步计数器构成任意（N）进制计数器方法
（1）直接清零法
直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。
例如，用74LS161芯片构成十进制计数器电路如图11.2所示。
（2）预置数法
预置数法是利用芯片的预置数端LD和预置输入端D3D2D1Do，因74LS161芯片的LD是同步预置数端，所以只能采用N-1值反馈法，其计数过程中不会出现过渡状态。
例如图10.3所示的七进制计数器电路。
（3）进位输出置最小数法。
进位输出置最小数法时利用芯片的预置控制端LD 和进位输出端CO ，将CO 端输出经非门送到LD 端，令预置输入端D3D2D1Do 输入最小数M 对应的二进制数，最小数M=24-N 。
例如，九进制计数器N=9，对应最小数M=24-9=7，（7）210)0111( 相应的预置输入端D3D2D1Do=0111，如图10.4所示。
（4）级联法
利用两片74LS161可构成从十七进制到二百五十六进制之间任意进制的计数器。
例如，用两片74LS161构成二十四进制计数器。
电路组成如图10.5所示。
四、实训内容与步骤
1、74LS161集成同步计数器功能测试。
按图10.6所示接线。
然后按以下步骤进行逐项测试。
（1）异步清零。
当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。
（2）同步置数。
当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置
入计数器，计数器输出为D3D2D1Do 。
由于置数发生在脉冲CP上升沿时段，故称为同步置数。
(3)保持功能。
当CR=LD=1，且CTp•CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。
保持不变。
(4)计数功能。
当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加
法计数，实现计数功能。
随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。
当计数值达到15 时，进位输出CO为“1”。
2、用74LS161构成五进制计数器。
按图10.6所示接好连线，连续给定CP脉冲，观察输出是否从0000循环到0100.
3、用两片74LS161可构成级联扩展。
按图10.5所示接好连线，连续给定CP脉冲，观察输出是否从0000-0000循环到0010-0100.
五、实训总结
1、整理实验内容和各实验数据。
2、总结计数器使用特点。