实验十一-同步计数器的逻辑功能测试及应用
同步计数器及应用
同步计数器及应用为了提高计数器的工作频率、缩短传输延迟时间，希望计数器状态转换时所有需要翻转的触发器同时翻转，于是同步计数器便应运而生。
在同步计数器内部，各个触发器都受同一时钟脉冲——输入计数脉冲的控制，因此，它们状态更新是同时进行的，故被称为“同步计数器”。
同步计数器既可以用T'触发器组成，也可以用T触发器组成。
在使用T'触发器时，由时钟信号的有无控制触发器是否应翻转。
而在使用T触发器时，是否应当翻转由输入端T的状态决定。
因为T触发器只有一个输入端T，当T-l时，为计数状态；当丁-0时，保持状态不变，通常使用JK触发器构成T触发器。
1．同步二进制减法计数器根据二进制减法计数转换规律，最低位触发器FFo与加法计数器中FFo相同，每来一个计数脉冲翻转一次，应有Jo=Ko =1。
其他触发器的翻转条件是所有低位触发器的Q端全为O，应有Ji一Ki一Qo、J2一Kz一Qi Qo。
由三个JK触发器构成的T触发器构成的三位二进制同步减法计数器如图5. 16电路所示。
图中各触发器均由同一个CP时钟脉冲拉制，因此三个触发器的翻转就由其输入信号的状态决定。
从状态图可知随CP脉冲的递增，触发器的输出Q2 QiQo是递减的，且经过八个CP脉冲完成一个循环过程。
从图5.17(b)所示时序图可知：Qo端输出矩形信号的周期是输入CP信号的周期的两倍，所以Qo端输出信号的频率是输入CP信号频率的1／2，对应Q．端输出信号的频率是输入CP信号频率的114，因此N进制计数器同时也是一个N分频器，所谓分频就是降低频率，N分频器输出信号频率是其输入信号频率的N分之一。
2．集成同步计数器74LS161 74LS161是同步四位二进制加法集成计数器，管脚排列如图5.18所示，逻辑功能如表5.7所示。
集成同步四位二进制加法计数器74LS161具有以下功能：复位端CR =o时，输出Q3 Q2 QiQo全为零，与CP无关，实现异步清零功能（又称复位功能）。
数电实验报告：计数器及其应用-计数器应用实验报告
数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
计数器的应用——实验报告
计数器的应用20100810410 计科四班阚琛琛【实验内容】1.测试74LS90的逻辑功能；2.用模拟示波器测试74LS90的输入出波形图；3.用两个74LS90级联出24进制计数器。
【实验器材】74LS90两片；74LS00一片；模拟示波器；实验箱；模拟示波器；导线若干；【实验过程】1.测试74LS90的逻辑功能；（1）清零和置九74LS90的引脚5接ＶＣＣ，１０接ＧＮＤ，１４接ＣＰ脉冲，清零２和３，置九６和７均接逻辑电平，输出ＱＡＱＢＱＣＱＤ１２．９．８．１１接指示灯，如图所示调节逻辑电平的高低，观察四个指示灯的亮灭，得到下表：（２）十进制计数在上述电路的基础上，将输出ＱＡ接在时钟信号Ｂ上，得到如下图形：将ＱＡＱＢＱＣＱＤ接在数码管上，显示数字０－９.（３）二进制计数在十进制的基础上，将显示的数码管ＱＢ接口接在清零端，如图：输出QAQBQCQD接在数码管上，则显示０－１；（４）五进制计数在十进制的基础上，将数码管显示的ＱＡ和ＱＣ接口接在清零端，如图：输出QAQBQCQD接在数码管上，则显示0-4.总结：在十进制的基础上使用清零端，则可以实现任意进制。
2.用模拟示波器测试74LS90的输入出波形图；在十进制计数电路的基础上，将QA和CP脉冲接在模拟示波器的两个通道中，调节示波器，图形如下：3.用两个74LS90级联出24进制计数器。
电路构想：分别用两个74LS90构造出两个十进制计数器，将其中的一个QD接在另一个的输入B中，得到一个100进制的计数器，然后在24的时候强制清零，得到一个二十四进制的计数器。
如图所示将两个74LS90的输出QAQBQCQD接在数码管上，左边地位，右边高位，则显示0-23. 【实验心得】1.在使用74LS90的时候要注意，两个脉冲信号只需要接一个就好，否则会有较大影响；2.在查找资料过后，要大致想一下这个芯片的作用及如何使用它，要知道这些原理，才能在后面的试验中有头绪；就像在做模2模5计数器时，将模10和清零结合起来就好【实验评价】本次实验中，使用了模拟示波器，对于此示波器的用法不了解，在测波形的时候比较被动。
计数器逻辑功能测试实验报告
计数器逻辑功能测试实验报告
1.将计数器连接电源，并通过示波器检查电压值是否正常。
2. 将计数器的输入端口与电源端口连接，并通过示波器检查输入信号是否正常。
3. 将计数器的输出端口与示波器连接，并检查输出信号是否正常。
4. 通过改变计数器的计数模式，检查计数器是否可以正常计数并输出正确的结果。
5. 通过改变计数器的预设值，检查计数器是否可以正常预设，并输出正确的结果。
实验结果：
通过以上步骤的测试，计数器的逻辑功能正常，可以正常计数并输出正确的结果。
实验结论：
计数器的逻辑功能测试证明了计数器能够正常计数和输出正确的结果，符合设计要求。
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同步计数器的设计实验报告文档
2020同步计数器的设计实验报告文档Contract Template同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。
按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。
体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
同步计数器实验报告
同步计数器实验报告集成计数器实验报告实验三集成计数器一、实验目的1、掌握集成计数器构成N进制的计数器的连接方法。
二、预习要求1．熟悉芯片各引脚排列。
2．理解构成模长M进制计数器的原理。
3．实验前设计好实验所用电路，画出实验用的接线图。
三、实验内容1、设计一模长M = 60进制的计数电路。
1）用同步连接反馈预置法实现。
2）用同步连接反馈清零法实现。
2、按设计图连接电路。
CP接频率为1Hz的方波脉冲，各计数器的输出Q3Q2Q1Q0接七段BCD显示译码器CD4511的DCBA输入端，CD4511的输出接七段数码显示器。
3、．接通实验箱电源，观察七段数码显示器计数状态的变化过程，并记录该状态循环。
四、实验器材数字逻辑实验箱，74LS160，74LS00，74LS20。
五、实验报告要求1、60进制计数器的电路设计图、连线图和计数器的测试结果。
4、测试过程中出现的问题及解决办法。
六、实验用元件介绍1．集成计数器74LS160本实验所用集成芯片为异步清零同步预置四位8421码10进制加法计数器74LS161，集成芯片的各功能端如图所示，其功能见附表。
V QQQQ74LS160功能表RDET EP CP D D DD QQ Q Q 0××××××××0 0 0 010××↑D C B A D C B A 110 ××××××保持11×0×××××保持111 1↑××××计数10 1 2 374LS160为异步清零计数器，即RD端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。
74LS160具有同步预置功能，在RD端无效时，LD端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。
实验报告——计数器及其应用
实验五项目名称：计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、运用集成计数计构成1/N分频器二、实验设备1、数字电路实验箱 2 译码显示器3、74LS74*274LS192*374LS00*174LS20*1三、实验内容及步骤1、用74LS74（引脚如图5-7所示）D触发器构成4位二进制异步加法计数器。
(1) 按图5－1接线，R D接至逻辑开关输出插口，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q3、Q0接数码管显示输入插口D、C、B、A（如图5-8所示），各S D接高电平“1”。
(2) 令R D=1，清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0状态。
(3) 将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。
图5-7 74LS74引脚图图5-8 数码管接口2、测试74LS192同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3 、D2、D1、D0 分别接逻辑开关，输出端 Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口D、C、B、A；CO和BO接逻辑电平显示插口。
图4-9 74LS192引脚图(1)清除令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。
清除功能完成后，置CR＝0(2)置数CR＝0，CP U，CP D任意，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。
(3)加计数CR＝0，LD＝CP D＝1，CP U接单次脉冲源。
清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CP U的上升沿。
(4)减计数CR ＝0，LD ＝CP U ＝1，CP D 接单次脉冲源。
参照3)进行实验。
****拓展实验图5－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz 连续计数脉冲，进行由00—99累加计数，记录之。
实验：计数器功能及其应用
实验计数器功能及其应用实验目的：通过实验，熟悉中规模集成计数器的功能及应用，掌握利用中规模集成电路计数器构成任意进制计数器的方法，学会综合测试的方法，让学生加深对相关理论知识的理解。
实验原理：计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。
根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。
通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。
一个计数型触发器就是一位二进制计数器。
N个计数型触发器可以构成同步或异步N位二进制加法或减法计数器。
当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。
在数字集成产品中，通用的计数器是二进制和十进制计数器。
按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。
74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图所示：表 8-1为74LS161的功能表：表8-1A B C D从表1在为低电平时实现异步复位（清零需要时钟信号。
在复位端高电平条件下，预置端LD为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态等于并行输入预置数 A B C D。
在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能，；两计数使能端输入禁止信号，，集成计数器实现状态保持功能，。
在时，进位输出端OC=1。
在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。
用M进制集成计数器构成任意N进制计数器：1、M>N，需一片M进制计数器一种为反馈清零法，另一种为反馈置数法。
（1）反馈清零法反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。
反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。
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实验十一计数器74LS161的逻辑功能测试及应用
一、实验目的
1、熟悉集成计数器触的逻辑功能和各控制端作用。
2、掌握集成计数器逻辑功能测试方法。
3、掌握计数器使用方法。
二、实验设备与器件
1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。
2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。
三、实训器件说明
1、 74LS161集成同步计数器
74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。
图11.1所示为74LS161的管脚图和逻
辑功能示意图。
图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。
LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出
Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。
CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。
74LS161的逻辑功能如表6.9所示。
表中各控制输入端按优先级从高到低的次序排列，
依次为CR、LD、CTp和CTt，其中CR优先级最高。
计数输出Q3为最高位，Qo为最低
位。
输入输出
CR LD CTp CTt CP D3 D2 D1 Do Q3 Q2 Q1 Qo
0 ××××××××0 0 0 0
1 0 ××↑D3 D
2 D1 D0 D
3 D2 D1 D0
1 1 0 ××××××保持
1 1 ×0 ×××××保持
1 1 1 1 ↑××××二进制加法计数
由表6.9可知，74LS161具有以下逻辑功能：
（1）异步清零。
当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。
（2）同步置数。
当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被
置入计数器，计数器输出为D3D2D1Do 。
由于置数发生在脉冲CP上升沿时段，故称为同步置数。
（3）保持功能。
当CR=LD=1，且CTp•CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。
保持不变。
（4）计数功能。
当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开
始加法计数，实现计数功能。
随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。
当计数值达到15 时，进位输出CO为“1”。
2、由74LS161同步计数器构成任意（N）进制计数器方法
（1）直接清零法
直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。
例如，用74LS161芯片构成十进制计数器电路如图11.2所示。
（2）预置数法
预置数法是利用芯片的预置数端LD和预置输入端D3D2D1Do，因74LS161芯片的LD是同步预置数端，所以只能采用N-1值反馈法，其计数过程中不会出现过渡状态。
例如图10.3所示的七进制计数器电路。
（3）进位输出置最小数法。
进位输出置最小数法时利用芯片的预置控制端LD 和进位输出端CO ，将CO 端输出经非门送到LD 端，令预置输入端D3D2D1Do 输入最小数M 对应的二进制数，最小数M=24-N 。
例如，九进制计数器N=9，对应最小数M=24-9=7，（7）210)0111( 相应的预置输入端D3D2D1Do=0111，如图10.4所示。
（4）级联法
利用两片74LS161可构成从十七进制到二百五十六进制之间任意进制的计数器。
例如，用两片74LS161构成二十四进制计数器。
电路组成如图10.5所示。
四、实训内容与步骤
1、74LS161集成同步计数器功能测试。
按图10.6所示接线。
然后按以下步骤进行逐项测试。
（1）异步清零。
当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。
（2）同步置数。
当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置
入计数器，计数器输出为D3D2D1Do 。
由于置数发生在脉冲CP上升沿时段，故称为同步置数。
(3)保持功能。
当CR=LD=1，且CTp•CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。
保持不变。
(4)计数功能。
当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加
法计数，实现计数功能。
随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。
当计数值达到15 时，进位输出CO为“1”。
2、用74LS161构成五进制计数器。
按图10.6所示接好连线，连续给定CP脉冲，观察输出是否从0000循环到0100.
3、用两片74LS161可构成级联扩展。
按图10.5所示接好连线，连续给定CP脉冲，观察输出是否从0000-0000循环到0010-0100.
五、实训总结
1、整理实验内容和各实验数据。
2、总结计数器使用特点。