武汉工程大学FPGA实验报告
基于FPGA的数字频率计实验报告(能测占空比)
基于FPGA的数字频率计设计学院：专业：班级：姓名：学号：审阅老师：评分：目录一、课程设计目的 (3)二、设计任务 (3)三、功能要求与技术指标 (3)四、数字频率计工作原理概述 (3)五．数字频率计实现方法 (4)六．结论与误差分析 (11)七．VHDL程序： (12)一、课程设计目的熟悉EDA工具，掌握用VHDL语言进行数字系统设计的基本方法和流程，提高工程实践能力。
二、设计任务设计一数字频率计，用VHDL语言描述，用QuartusII工具编译和综合，并在实验板上实现。
三、功能要求与技术指标1.基本功能要求（1）能够测量出方波的频率，其范围50Hz~50KHz。
（2）要求测量的频率绝对误差±5Hz。
（3）将测量出的频率以十进制格式在实验板上的4个数码管上显示。
（4）测量响应时间小于等于10秒。
以上（1）~（4）基本功能要求均需实现。
2.发挥部分（1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。
（2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围0.100KHz~999.9KHz）...可以自定义各档位的范围。
量程选择可以通过按键选择，也可以通过程序自动选择量程。
（3）若是方波能够测量方波的占空比，并通过数码管显示。
以上（1）~（3）发挥功能可选择实现其中的若干项。
四、数字频率计工作原理概述1.数字频率计简介在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
而数字频率计是采用数字电路制成的实现对周期性变化信号的频率的测量。
2.常用频率测量方法：方案一采用周期法。
通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。
FPGA实验三七段数码管静态与动态显示实验报告
FPGA实验三七段数码管静态与动态显示实验报告实验目的：通过FPGA实现七段数码管的静态与动态显示，在FPGA上可实现对任意数字的显示和计数功能。
实验原理：七段数码管是一种能够显示数字的晶体管数字显示器件，它由七个LED数码管组成，每个数码管分别由a、b、c、d、e、f、g七个LED组成。
通过控制每个LED的亮灭情况，可以对任意数字进行显示。
七段数码管的静态显示是指每个数字的显示都是固定的，而动态显示则是通过快速地刷新七段数码管的显示，使得数字像是在变化。
在FPGA 中，可以通过时钟信号和计数器实现刷新，从而实现数字的动态显示。
实验过程：首先，将FPGA和七段数码管连接，在FPGA上选择适当的引脚连接到a、b、c、d、e、f、g七个数码管。
在FPGA中创建工程，并添加适当的引脚约束，以实现与七段数码管的连接。
然后，根据需要选择静态或动态显示。
静态显示：静态显示的原理是通过直接控制每个LED的亮灭情况，使得每个数字都可以被显示出来。
首先，需要定义每个数字对应的LED的状态（亮灭），例如数字0对应的LED状态可能为（1，1，1，1，1，1，0）等。
然后，通过FPGA的逻辑电路实现对应数字的显示。
动态显示：动态显示的原理是通过快速地刷新显示，使得数字在若干个数码管中切换，从而造成数字变化的视觉效果。
这里需要使用时钟信号和计数器来控制刷新。
首先，需要设计一个计数器，它的计数范围应该与显示数字的个数相同。
然后，通过时钟信号让计数器开始计数，并根据计数器的值选择对应的数字显示在七段数码管上。
通过控制计数器的计数速度和刷新频率，可以实现数字的动态显示。
实验结果：经过实验，我们成功地实现了七段数码管的静态显示和动态显示。
在静态显示中，我们可以通过FPGA的逻辑电路对七段数码管的每个LED进行控制，从而实现任意数字的显示。
在动态显示中，我们通过时钟信号和计数器实现了刷新功能，使得数字在七段数码管中快速地切换，从而呈现出动态的显示效果。
FPGA_三人投票表决器实验报告
实验报告实验名称三人投票表决器的实现实验目的1) 熟练掌握QUARTUSI的操作方法2) 了解VHDL程序书写基本语法规则3) 熟悉原理图绘制的方法4) 学会波形仿真验证结果实验原理设开关状态0，1代表三人投票情况si，s2, s3，二极管的亮灭代表投票结果win，lose。
画卡诺图(表1)：化简卡诺图得：win=s1s2+s2s3+s1s3贝U： lose=~win四.实验过程1) 创建工程2) 新建VHDL文件，输入程序，结果见图表1:蘇vcie_3LvhdLibraryU5& ieee»std_loc_l16 encicy vcte_3 X5 port (si:3td_logic;s2:in std _logic;33:m 3tci_loolc;win s ino^it logic;lose? inout std_loaiG):■rehit*eture of 3 —begxn-( o l and s2 )O£and J S)OH|al and a<3} jlo netend ane;图表1FflEt tris [y D I B _3 I Fane ' of 'T 土 w di*- _ct-皿1口 I Engf 蛋* P TEi Nets4）创建波形仿真文件，设置s1,s2,s3的波形，进行仿真，查看结果见图 表3：BO 0 M. Ms JHanrLrmrmrLrLnrLrmn —rLmdrLn —rLrLmmnr141^j _Lnj_rr _LTLLJ _图表35）投票表决器除了可以用 VHDL 语言实现外还可以用原理图进行实现，见图 表4:5） 用原理图法的实现接下来步骤同3）、4）3)编译工程，查看RTL 见图表2 旬承I TI T rri^La:ItJnL 329 DTir .^r1?2 帕 ^1'.46) 引脚分配7) 下载到试验箱，看结果五．实验总结注意事项：1) 修改完成VHDL文件或原理图文件后在进行下一步之前要对整个工程进行编译构建2) 在波形仿真的时候选择好每个引脚的波形后按波形仿真按钮而不是编译按钮3) 在同一个工程下各个新建文件必须与工程同名欢迎您的下载，资料仅供参考!致力为企业和个人提供合同协议，策划案计划书，学习资料等等打造全网一站式需求。
FPGA频率计实验报告
数字频率计实验报告数字频率计用VHDL语言设计实现基于FPGA的数字频率计学校：学院：姓名：学号：实验室：实验日期：摘要本文介绍了一种基于FPGA的数字频率的实现方法。
该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成。
该设计的频率计有三种闸门选择，分别是1s、0.1s、0.01s，能较准确的测量频率在10Hz到10MHz之间的信号。
使用ModelSim仿真软件对各个模块的VHDL程序做了仿真，对各个模块的功能进行了测试，并完成了综合布局布线，最终下载到芯片上取得了良好测试效果。
关键词：VHDL、频率计、 FPGA、测量目录第一章引言 ..................................... 错误！未定义书签。
第二章基于FPGA的VHDL设计流程 . (3)2.1概述 (3)2.2VHDL语言和V ERILOG HDL介绍 (3)2.2.1 VHDL的特点 (4)2.3FPGA介绍 (5)第三章数字频率计的软件开发环境 ................. 错误！未定义书签。
3.1开发环境 (6)3.2M ODEL S IM介绍 (6)3.3ISE介绍 (5)第四章数字频率计的设计与实现 (7)4.1任务要求 (7)4.2测量原理................................... 错误！未定义书签。
4.3设计方案与系统需求 (7)4.4各模块的功能及实现 (9)4.4.1 分频器 (9)4.4.2 闸门选择器 (10)4.4.3 测频控制器............................. 错误！未定义书签。
4.4.4 计数器................................. 错误！未定义书签。
4.4.5 锁存器................................. 错误！未定义书签。
4.4.6 显示控制系统........................... 错误！未定义书签。
FPGA实验报告整理版.doc
目录实验一分频器实验三 ADC0809 模数转换实验实验二七段数码管扫描显示实验四双向移位寄存器实验一分频器一、实验目的1．学习分频器的设计，进一步了解、熟悉和掌握FPGA开发软件Quartus II 的使用方法2．学习Verilog HDL 和VHDL的编程方法3．学会使用Vector Wave功能仿真4．掌握使用多种方法分配管脚二、实验内容编写一个分频器的Verilog 代码和VHDL代码并仿真，编译下载验证三、实验原理在数字电路中，时钟信号的分频是很常见的电路。
分频器除了可以对时钟信号频率做除以二的计算外，分频器同时很类似涟波计数器。
涟波计数器是计数器的一种，它属于异步设计。
因为触发器并非皆由同一个时钟信号同步操作，所以它非常节省电路面积。
本实验要设一个带选择的分频时钟，SEL[1:0]用于选择是几分频。
分频器设原理框图如图1所示：图1 分频器原理图从原理图中可见，核心板的时钟是50MHz ，通过sel[1:0]选择分频数，00:不分频；01:12.5M分频；10:25M四分频；11:50M分频。
采用SW1 ‐SW2 设置分频值，SW3 复位。
LED1为时钟的输出，通过调整SW1 、SW2 ，可以得到不同的闪烁频率。
引脚分配情况如表1所示表1 引脚分布情况四、实验步骤1．新建工程，取名为frediv ，如下图2所示。
图2 新建工程2．新建VHDL设计文件，选择“File|New ”，在New 对话框中选择Device Design Files下的VHDL File，单击OK，完成新建设计文件。
3．在新建设计文件中输入VHDL程序。
4．生成“Symbol ”文件，新建“Block Diagram/Schematic File”文件，在文件中添加刚刚生成的“Symbol ”以及输入输出管脚，最后完整的系统顶层模块图如图3 所示。
图3 顶层模块图5．保存文件，使用qsf或者tcl 进行管脚分配（相应的文件在本工程里面都可以找到）。
FPGA 实验报告
FPGA 实验任务书—实验一课程名称FPGA 适用专业微电子、通信实验项目FPGA 最小系统—认识D E2 开发板实验课时 2实验地点6505 实验时间11 周周四7、8 节一、实验目的：1．认识F PGA 芯片，熟悉其外围接口、连接方式及其功能。
2．利用控制面板测试D E2 开发板，进一步熟悉F PGA 功能。
二、实验内容：1.认识D E2 开发板中F PGA 芯片和所有外围接口。
1）请在板子上找出以下内容：2）打开电源，观察板子的反应，与接电源之前有何不同？答：所有LED都在闪烁，7段数码管显示数字0到F。
2.运行DE2的控制面板，对DE2进行测试。
测试内容包括：7-SEG、PS/2、LED、LCD、SDRAM/SRAM/FLASH、VGA、LINE OUT。
三、实验步骤：1. 打开实验板包装，逐一认识各个接口、电路和芯片。
2. 将实验板连接入P C，上电。
观察实验板的反应。
3.打开Q uartus II，运行第一个程序。
打开控制面板，逐一对主要外围接口进行测试，并记录。
4.运行 DE2_control_panel 目录下的 DE2_Control_Panel.exe，Open->Open_USB_port，下面即可对开发板进行测试了；图 2- 4 DE2 Control Panel5.PS2 和 7-SEG 的测试。
在开发板的插上键盘，输入字符即可显示在上图文本框中；设置HEX0 到 HEX7 的数字，点击 Set，开发板上相应位置的数码管显示相应数字。
6.LED 和 LCD 的测试。
如同上一步。
7.VGA 测试。
将一台显示器数据线连接到开发板的 VGA 口上。
选择 SRAM，将 File Length单选框选中。
点击下面的 Write a File to SRAM，打开DE2_demonstration\pictures\picture.dat；100%完成。
如下图示选 VGA 项。
FPGA实验报告5篇
FPGA实验报告5篇第一篇：FPGA实验报告FPGA实验报告专业：XXX 姓名：XXX 学号：XX一：实验目的1.熟悉Modelsim和Quartus II软件的运行环境和使用2.熟练使用Quartus II仿真软件生成网表。
3.熟悉FPGA前仿真和后仿真的整个流程。
二：实验内容编写counter计数器，在Quartus II仿真软件中生成网表，再在Modelsim中进行后仿真。
三: 实验步骤1.在Modelsim编写源程序（counter计数器及激励），编译源文件，确保程序的正确性，并进行前仿真，生成波形图如下：附：源程序如下：module counter(q,clk,reset);input clk,reset;output [3:0] q;reg [3:0] q;always @(posedge reset or negedge clk)if(reset)q <= 4'b0;elseq <= q + 1;endmodule module top;reg CLK,RESET;wire [3:0] Q;counter c1(Q,CLK,RESET);initialCLK=1'b0;always#1 CLK=~CLK;initial$monitor($time,“Q=%d”,Q);initialbeginRESET=1'b1;#5 RESET=1'b0;#180 RESET=1'b1;end endmodule 2.新建文件夹，将源程序counter.v放进去。
然后启动Quartus II仿真软件，生成网表。
1）.在【File】下拉菜单中选中New Project Wizard选项，出现对话框。
并指定工程工作目录、工程名称和顶层模块名，如图（a）所示。
2）.添加（Add）counter.v文件。
如图（b）所示。
3）.选择器件系列4）.指定其它ＥＤＡ工具，如图（ｄ）所示。
《FPGA系统设计》实验报告》时序逻辑电路的设计
《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。
二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。
下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。
下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。
下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。
按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。
下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。
为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。
表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。
在实验的过程中，在防抖电路处有了较大的困难。
由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。
在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。
通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。
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《FPGA与硬件描述语言》实验报告[ 1 ]
三、实验数据与结果分析
测试结果：
LED灯每隔一定时间闪烁一次。
实验总结
（说明：总结实验认识、过程、效果、问题、收获、体会、意见和建议。
）
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《FPGA与硬件描述语言》实验报告[ 2 ]
测试结果：
流水灯每隔一秒，从右向左点亮，当复位开关掰下时，led灯自动跳回最右边。
实验总结
（说明：总结实验认识、过程、效果、问题、收获、体会、意见和建议。
）
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《FPGA与硬件描述语言》实验报告[ 3 ]
三、实验数据与结果分析
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《FPGA与硬件描述语言》实验报告[ 4 ]
三、实验数据与结果分析。