数字逻辑 第三章 加法器
数字逻辑 第三章 加法器.ppt
四位二进制并行加法器
三、四位二进制并加法器的外部特性和逻辑符号 1．外部特性
图中，A4、A3、A2、A1 ------- 二进制被加数； B4、B3、 B2、B1 ------- 二进制加数； F4、 F3、 F2、 F1 ------相加产生的和数； C0 --------------------来自低位的进位输入； FC4 -------------------向高位的进位输出。
a3b1
+) 乘积 Z5 a3b2 Z4 a2b2 Z3
a2b1
a1b2 Z2
a1b1
Z1
因为： ☆1位二进制数乘法 法则和逻辑“与”运算法 则相同，“积”项aibj(i =1，2，3；j=1，2)可用 两输入与门实现。 ☆对部分积求和可用 并行加法器实现。 所以：该乘法运算电 路可由6个两输入与门和1 b2 个4位二进制并行加法器构 成。逻辑电路图如右图所 示。
四位二进制并行加法器
实现给定功能的逻辑电路图如下图所示。 1) 输入端A4、A3、A2、 A1输入8421码；
2) 而从另一输入端B4、 B3、B2、B1输入二进 制数0011； 3) 进位输入端C0接上“0”；
4) 可从输出端F4、F3、F2、 F1得到与输入8421码对
应的余3码。
四位二进制并行加法器
Z5 Z4 Z3 Z 2 Z1
F4 F3 F2 F 1 FC4 T 693 C0
0
A4 A3 A2 A1
B4 B 3 B2 B1
＆
＆
＆
＆
＆
＆
b1
a3
a2
a1 0 a 3
a2
a1
FA4
F3 C3
FA3
F2
数字电路实验报告实验三加法器
实验三加法器一、实验目的1、掌握用SSI器件实现全加器的方法。
2、掌握用MSI组合逻辑器件实现全加器的方法。
3、掌握集成加法器的应用。
二、实验设备及器件1、数字逻辑电路实验板1块2、74HC(LS)00（四二输入与非门）1片3、74HC(LS)86（四二输入异或门）1片4、74HC(LS)153（双四选一数据选择器）1片5、74HC(LS)283（4位二进制全加器）1片6、万用表1块三、实验原理组合逻辑电路是数字电路中最常见的逻辑电路之一。
组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。
本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。
不考虑低位进位，只本位相加，称半加。
实现半加的电路，为半加器。
考虑低位进位的加法称为全加。
实现全加的电路，为全加器。
实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。
实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。
实验用器件管脚介绍：1、74HC(LS)00（四二输入与非门）管脚如下图所示。
2、74HC(LS)86（四二输入异或门）管脚如下图所示。
3、74HC(LS)153（双四选一数据选择器）管脚如下图所示。
4、74HC(LS)283（4位二进制全加器）管脚如下图所示。
四、 实验内容与步骤1、用门电路实现全加器（基本命题）参照表达式i i i i C B A S ⊕⊕=，i i i i i i B A C B A C +⊕=+)(1，其中i S 为本位和，i C 为低位向本位的进位，1+i C 为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED 显示其输出，并记录结果在下表中。
1.1电路图1.2实验结果（基本命题）2、用数选器实现全加器输出Sn参照和实验内容与步骤1完全相同的逻辑功能，设计用与非门74HC(LS)00和数选器74HC(LS)153实现1位全加器输出S n的实验电路图，搭接电路，用LED显示其输出，观察电路的逻辑功能是否与设计功能一致。
加法器实验总结
加法器实验总结1. 引言加法器是计算机中一种关键的数字逻辑电路，用于实现数字数据的加法运算。
本文将对我们进行的加法器实验进行总结和分析，包括实验的目的、设计原理、具体实验步骤、实验结果以及实验总结和改进方向。
2. 实验目的本次实验的主要目的是通过设计和实现一个4位二进制加法器，加深理解数字逻辑电路的工作原理和设计方法，并通过实际操纵和观察实验现象来验证所学到的知识。
3. 设计原理一个基本的4位二进制加法器包含4个输入端口（两个4位的二进制数A和B）、一个输出端口（4位二进制数S）和一个进位输出端口（C）。
设计原理可以简述如下： - 每一位的加法运算由一个半加器（half adder）实现，用于计算每一位的和（S）和进位（C）。
- 第一位的和（S[0]）和进位（C[0]）直接由对应的输入端口A[0]和B[0]进行异或和与运算，得到结果。
- 对于其它位（i>=1），和（S[i]）的计算需要考虑前一位的进位（C[i-1]），即S[i] = A[i] ^ B[i] ^ C[i-1]，进位（C[i]）的计算需要考虑前一位的进位（C[i-1]）和当前位的进位（Carry）信号，即C[i] = (A[i] & B[i]) || (C[i-1] & (A[i] ^ B[i]))。
4. 实验步骤4.1 材料准备•集成电路芯片：4个半加器、4个或门、3个异或门。
•连线材料：导线、面包板等。
4.2 电路连接根据设计原理进行电路的连接，确保每个元件都正确连接并没有短路或接触不良的情况。
4.3 电路测试对搭建好的电路进行测试，将不同的二进制数输入A和B接入相应的输入端口，并观察输出端口S和进位输出端口C的结果是否符合预期。
5. 实验结果根据我们的实验步骤，我们成功完成了一个4位二进制加法器的设计和实现。
通过输入不同的二进制数A和B，我们观察到输出端口S和进位输出端口C都能正确地计算出4位二进制数的和。
加法器 逻辑公式
加法器逻辑公式
加法器是数字电路中常用的一种逻辑电路，它可以将两个数字相加。
在计算机中，加法器是必不可少的部分，因为它能够使计算机进
行加法运算，从而能够实现各种复杂的计算。
加法器的逻辑公式可以用如下的形式表示：S=A+B+C，其中A和B
是被加数，C是进位（Carry）。
这个公式表示，将A、B、C三个二进
制数相加，得到的结果为S。
这个过程可以通过一些基本门电路（如AND门、OR门、XOR门和NOT门）来实现。
具体来说，首先将A和B输入到一个全加器中，然后再将C输入
到这个全加器中，得到S和进位。
全加器也可以用一些基本门电路来
实现，比如利用两个半加器来实现。
在实际应用中，加法器的位数和进位方式都有很多种不同的选择，这取决于所需的精度和性能要求。
在一些高速的应用中，可以采用并
行加法器，使用多个加法器同时进行计算。
总之，加法器作为电路设计中最基本的模块之一，对于计算机的
工作起着至关重要的作用。
因此，对于电路设计和计算机工作原理的
学习，掌握和理解加法器的逻辑公式是至关重要的。
第3章 数字逻辑基础(4)
K4=C4=1 B=S+0110 无溢出
总结上表,可得: ① K4=1 时,需进行加6 (0110) 校正; ② K4=1 有三种情况: a. C4=1 (对应十进制数16,17,18,19) ; b. S4=S3=1 (对应十进制数12,13,14,15) ; c. S4=S2=1(对应十进制数10,11,14,15) . 所以: K4=C4+S4S3+S4S2
信号)
＝A －(2n －B补)
= A+B反+1 －2n
CI
7483
借位信号实现减2n 的功能: 当A+B反+1 的高位有进位时, 该进位信号和2n 相减使最高位为0, 反之为1。
2. 分两种情况讨论： (1)A－B≥1 设 A=0101 , B=0001 求补码相加演算过程如下： 0101 (A) + 1110 (B反) 1 (加1） 1 0100
A1 A2 A3 A4 B1 B2 B3 B4
0
C4 A1Σ A2 CO A3 A4 B1 B2 S4 B3 S3 B4 S2 CI S1
≥1
0
&
&
0
A4Σ A3 CO A2 A1
K4
0
B4 B3 B2 B1 CI
S4 S3 S2 S1
7483 8421码加/法器
7483
3.2.7 数值比较器 数值比较器用来判断两个二进制数的大小或相等. 1. 一位数值比较器 表达式: 真 值 表 A B Y(A>B) Y(A<B) Y(A=B) Y(A>B)=AB
全加器逻辑符号
(3) 串行进位加法器
当有多位数相加时,可模仿笔算,用全加器构成串行进位 加法器.
加法器及其应用
l
l
用两片74LS283和必要的门电路实现两个8421BCD码求和运算，结果 仍为8421BCD码，要求画出逻辑功能图。
思考题
l
全部采用与非门设计，实现一位全加器。
实验报告要求
l l
实验原理、实验过程的描述。 整理实验数据，列写实验任务的设计过程，画出设计的逻辑电路图， 并注明所用集成电路的引脚号。
l l l
拟定记录测量结果的表格。 总结用门电路实现半加器和全加器的方法。 总结用四位二进制全加器74LS283设计代码转换电路的方法。
芯片分布
74LS32
74LS283
74LS08 +5v电源
数码管输入及电源
输入端A、B、C、D，最低位 是A，最高位是D
数码管电源 +5V，用一根 导线相连
C'
S'
A
B
输入：A（A3A2A1A0）+ B（B3B2B1B0） 输入范围： A : 0~9 B : 0~9
l
分析：和283直接输出的区别
C' S' C S
？
A B 相同 不同 A
283
B
0010+0101=0 0111 0110+0111=1 0011
0010+0101=0 0111 0110+0111=0 1101
A
B S
C
283（1）
A
B
C'=S3·S2+S3·S1
式子有没有问题？
C'=S3·S2+S3·S1+C
8421BCD码加法器 最终设计的电路：
74LS32（四2输入或门） 74lS08（四2输入与门）
加法器实验报告
加法器实验报告加法器实验报告概述：本次实验旨在设计和实现一个加法器电路，通过对电路的搭建和测试，验证加法器的正确性和可行性。
加法器是计算机中最基本的算术运算器之一，其在数字逻辑电路中扮演着重要的角色。
1. 实验背景加法器是一种基本的数字逻辑电路，用于实现数字的加法运算。
在计算机中，加法器被广泛应用于算术逻辑单元(ALU)和中央处理器(CPU)等部件中，用于进行各种数值计算和逻辑运算。
因此，了解和掌握加法器的工作原理和设计方法对于理解计算机原理和数字电路设计具有重要意义。
2. 实验目的本次实验的主要目的是通过设计和实现一个4位二进制加法器电路，验证加法器的正确性和可行性。
具体要求如下：- 设计并搭建一个4位二进制加法器电路；- 对电路进行测试，验证其加法运算的正确性；- 分析电路的性能和优化空间。
3. 实验原理加法器是通过逻辑门电路实现的。
在本次实验中，我们将使用全加器电路来实现4位二进制加法器。
全加器是一种能够实现两个二进制位相加并考虑进位的电路。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4. 实验步骤4.1 设计加法器电路的逻辑功能首先，我们需要确定加法器电路的逻辑功能。
在这个实验中，我们需要实现两个4位二进制数的相加运算，并输出结果。
具体的逻辑功能可以通过真值表或逻辑表达式来描述。
4.2 搭建电路根据逻辑功能的要求，我们可以使用逻辑门电路来搭建加法器。
在本次实验中，我们将使用多个全加器电路来实现4位二进制加法器。
通过将多个全加器连接起来，可以实现更高位数的二进制加法器。
4.3 进行电路测试在搭建完电路后，我们需要对电路进行测试，以验证其加法运算的正确性。
可以通过输入一些测试用例，并比较输出结果与预期结果是否一致来进行测试。
5. 实验结果与分析通过对加法器电路的测试，我们可以得到加法器的输出结果。
通过比较输出结果与预期结果，可以验证加法器的正确性。
同时，我们还可以分析电路的性能和优化空间，例如进一步提高加法器的速度和减少功耗等。
【西安交通大学】【数字逻辑实验】【实验三 组合电路与全加器设计实验】
输出
和数S 进位C 0 0 0 1
由真值表得逻辑表达式
S = A⊕ B C = A• B
Xi’an Jiaotong University
前面是由与非门构成的半加器 下图是由异或门、 下图是由异或门、与门构成的半加器
这两个电路同样实现两 个一位二进制数相加的功 是它们的和， 是向 能。S是它们的和，C是向 是它们的和 高位的进位。根据S和 的 高位的进位。根据 和C的 表达式， 表达式，将原电路图改画 成如图所示的逻辑图。 成如图所示的逻辑图。
S = A⊕ B C = A•B
Xi’an Jiaotong University
2.全加器 全加器 一般作二进制数加法时 除两个加数外， 作二进制数加法时， 一般作二进制数加法时，除两个加数外，还必须 考虑低位进位问题， 全加过程时被加数、 考虑低位进位问题， 全加过程时被加数、加数及低 位向本位进位数三者相加， 位向本位进位数三者相加，所以全加器有三个输入 端（被加数、加数和进位数），有两个输出端（本 被加数、加数和进位数），有两个输出端（ ），有两个输出端 位和及进位数）。 位和及进位数）。
1.使用 使用QUARTUS软件完成电路设计 使用 软件完成电路设计 2.先设计半加器电路，并进行仿真测试 先设计半加器电路， 先设计半加器电路 3.利用半加器电路再完成全加器电路设计，并进行 利用半加器电路再完成全加器电路设计， 利用半加器电路再完成全加器电路设计 仿真测试 4.下载后连线做硬件验证测试 下载后连线做硬件验证测试
Xi’an Jiaotong University 全加器电路参考图：ADDER_F.QDF
半加器电路参考图：ADDER_H.QDF
An
B C 为进位， 为本位和， 为向高位的进位； 为被加数， 为加数， 为被加数， n 为加数， n −1 为进位， S n 为本位和，Cn 为向高位的进位；
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加数
和数
半
S
加
被加数 器 向高位进位 Ci＋1
图 3 – 10 半加器框图
A，B —输入变量，表示两个一位二进制数。
S —输出变量，相加后的和数。
C
i
—输出变量，向高位的进位数。
1
半加器
列真值表
表3-20 半加器真值表
AB
00 01 10 11
S
Ci+1
00
10
10
01
写表达式
S A B A B A B C i1 = A•B
0
0
1
1
1
1
1
Si=m（1，2，4，7）
Ci+1=m（3，5，6，7）
全加器
函数变换过程如下：
__ __
__
__
__ __
Si Ai Bi Ci Ai Bi Ci Ai Bi Ci Ai BiCi
__
__ __ __ __
( Ai Bi Ai Bi ) Ci ( Ai Bi Ai Bi )Ci
四位二进制并行加法器
三、四位二进制并加法器的外部特性和逻辑符号 1．外部特性
图中，A4、A3、A2、A1 ------- 二进制被加数； B4、B3、 B2、B1 ------- 二进制加数； F4、 F3、 F2、 F1 -----C0 --------------------来自低位的进位输入； FC4 -------------------向高位的进位输出。
总结一下：
C1～C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0)； 而Pi、Gi又是 Ai、Bi的函数， Ai Bi Pi 所以，在提供输入Ai、Bi和C0之后，A 可i以Bi同 时产G生i C1～C4。 通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进 位发生器。
超前进位二进制并行加法器特点： 根据输入信号同时形成各位向高位的进位； 同时产生各位的和。
是否可行？ 由全加器的结构可知：
Si Ai Bi Ci Ci1AiBiCi AiBiCi AiBiCi AiBiCi
（Ai Bi） Ci AiBi
关键是进位信号C
超前进位二进制并行加法器
例2 用4位二进制并行加法器设计一个4位二进制并行加 法/减法器。
解 分析：根据问题要求，设减法采用补码运算，并令
A = a4a3a2a1 ----- 为被加数(或被减数)； B = b4b3b2b1 ----- 为加数(或减数)； S = s4s3s2s1 ----- 为和数(或差数)；
M--- 为 功 能 选 择 变 量 .M=0 时 ， 执 行 A+B ； M=1时，执行A-B。
半加器
画逻辑图
用异或门
S AB Ci1 AB
A
=1 S
B
&
C i1
图 3 – 11 半加器逻辑图
A
S
A
S
HA
B
CO
Ci1 B
C i1
逻辑符号
惯用符号
全加器
多位二进制数加法的例子
0111 +) 1 1 0 1
0100 1111
被加数 加数 和 进位
2. 全加器
全加器
图 3-12 全加器框图
__ _________
( Ai Bi ) Ci Ai Bi Ci Ai Bi Ci
__
__
__
Ci1 Ai Bi Ci Ai Bi Ci Ai Bi Ci Ai BiCi
__ __
( Ai Bi Ai Bi )Ci Ai Bi ( Ai Bi )Ci Ai Bi
四位二进制并行加法器
实现给定功能的逻辑电路图如下图所示。
1) 输入端A4、A3、A2、 A1输入8421码；
2) 而从另一输入端B4、 B3、B2、B1输入二进 制数0011；
3) 进位输入端C0接上“0”；
4) 可从输出端F4、F3、F2、 F1得到与输入8421码对 应的余3码。
四位二进制并行加法器
超前进位二进制并行加法器
C1P1C0G1
C 2 P 2 C 1 G 2 P 2 P 1 C 0 P 2 G 1 G 2 C 3 P 3 C 2 G 3 P 3 P 2 P 1 C 0 P 3 P 2 G 1 P 3 G 2 G 3
C 4 P 4 C 3 G 4 P 4 P 3 P 2 P 1 C 0 P 4 P 3 P 2 G 1 P 4 P 3 G 2 P 4 G 3 G 4
F3
F2
F1
FC4
FA4
C3
FA3
C2
FA2
C1
FA1
C0
A4 B4
A3 B3
A2 B2
A1 B1
图3-15 四位串行进位并行加法器的结构框图
串行进位并行加法器
串行进位二进制并行加法器的特点： 结构简单 被加数和加数的各位能同时并行到达各位的输入端,但是各位全加 器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个 进位链。 由于每一位相加的和都与本位进位输入有关，所以，最高位必须等 到各低位全部相加完成并送来进位信号之后才能产生运算结果。
一.基本概念 加法器 ●定义：实现多位二进制数算术和运算的电路
●一位加法器：半加器和全加器
半加 — 两个一位二进制数相加，不考虑进位输入。
半加器 — 实现半加逻辑的电路。
全加 —加数、被加数和来自低位的进位数三者相 加。 全加器 — 实现全加逻辑的电路。
半加器与全加器
二.一位加法器
1. 半加器
A
B
输入变量：A i，B i — A、B两个数的第 i 位。 C i — 来自低位的进位。
输出变量：S i — 本位数和。 C i+1 — 向相邻高位进位数。
列真值表
Ai
0 0 0 0 1 1 1 1
全加器
表3-21 全加器真值表
பைடு நூலகம்
Bi
Ci
Si
C i+1
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
1
0
1
1
当M=0时， A+B+C0 (C0=0 )
当M=1时，A+B +C0 (C0=1 )
根据异或逻辑: B0B,B1B
B
B
=1
=1
B0
B1
21
四位二进制并行加法器
实现给定功能的逻辑电路图如下图所示。
例3 用一个4位二进制并行加法器和六个与门设计一个 乘法器，实现A×B,其中
A = a3a2a1 , B = b2b1 。
Ci1AiBiCiAiBiCiAiBiCiAiBiCi (AiBi)CiAiBi
令 则有
Ai Bi Pi （进位传递函数）
AiBi Gi
（进位产生函数）
Ci1P iCi Gi
当 i=1、2、3、4时，根据递推关系，可得到4位并行加法器 各位的进位输出函数表达式为：
C1P1C0G1
四位二进制并行加法器
四、应用举例 二进制并行加法器除实现二进制加法运算外，还可实
现代码转换、二进制减法运算、二进制乘法运算、十进制 加法运算等功能。
例1 用4位二进制并行加法器设计一个将8421码转换成 余3码的代码转换电路。
解 根据余3码的定义可知，余3码是由8421码加3后形 成的代码。所以，用4位二进制并行加法器实现8421码到余 3码的转换，只需从4位二进制并行加法器的输入端A4、A3、 A2和A1输入8421码，而从输入端B4、B3、B2和B1输入二进制 数0011，进位输入端C0接上“0”，便可从输出端F4、F3、 F2和F1得到与输入8421码对应的余3码。
显然，这种加法器运算速度较慢，而且位数越多,速度就越低。
如何提高加法器的运算速度?
必须设法减小或去除由于进位信号逐级传送所花费的时间 若能使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。 那么就可以有所改进。
根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加 法器。
超前进位二进制并行加法器
解 根据乘数和被乘数的取值范围，可知乘积范围处在 0～21之间。故该电路应有5个输出，设输出用Z5Z4Z3Z2Z1 表示，
×) 乘数 +)
a3b2
a3
a3b1 a2b2
a2 b2
a2b1 a1b2
a1 b1
a1b1
乘积 Z5 Z4
Z3
Z2
Z1
因为： ☆1位二进制数乘法 法则和逻辑“与”运算法 则相同，“积”项aibj(i =1，2，3；j=1，2)可用 两输入与门实现。
全加器
画逻辑图 用异或门实现
图 3 – 13 用异或门构成全加器
Ai
Si
Bi Ci
CI CO
Ci+1
逻辑符号
Ai
Bi
FA
Ci
Si Ci+1
惯用符号
多位加法器
三 多位加法器
多位加法器按照各位数相加方式不同可分为串行加法
器和并行加法器。
S n1
S0
C n 二进制并行加法器 C 0
An1 A0
B n1 B 0
☆对部分积求和可用 并行加法器实现。
所以：该乘法运算电 路可由6个两输入与门和1 b2 个4位二进制并行加法器构 成。逻辑电路图如右图所 示。