实验三-8线3线优先编码器
3 译码器和编码器的仿真实验报告
实验三译码器与编码器的设计与仿真一、实验内容1．参照芯片74LS138的电路结构，用VHDL语言设计3-8译码器；2．参照芯片74LS148的电路结构，用VHDL语言设计8-3优先编码器。
二、电路功能介绍1．74148：8-3优先编码器（8 to 3 Priority Encoder）用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用。
键盘里就有大家天天打交道的编码器，当你敲击按键时，被敲击的按键被键盘里的编码器编码成计算机能够识别的ASCII码。
译码器与编码器的功能正好相反。
2．74138：3-8译码器（3 to 8 Demultiplexer），也叫3-8解码器用途：用一组二进制代码来产生各种独立的输出信号，这种输出信号可以用来执行不同的工作。
显示器中的像素点受到译码器的输出控制。
逻辑框图：用逻辑符号（Symbol）来解释该电路输入与输出信号之间的逻辑关系，既省事又直观。
如下图所示。
一、编码器1.VHDL实现library IEEE;use IEEE.std_logic_1164.all;entity pencoder isport ( i7,i6,i5,i4,i3,i2,i1,i0:in STD_LOGIC;a2,a1,a0,idle:out STD_LOGIC);解码信号输出端低电平有效代码输入端使能输入端end pencoder;architecture pencoder_arch of pencoder issignal h:STD_LOGIC_VECTOR(7 downto 0);beginh(7)<=i7;h(6)<=i6 and not i7;h(5)<=i5 and not i6 and not i7;h(4)<=i4 and not i5 and not i6 and not i7;h(3)<=i3 and not i4 and not i5 and not i6 and not i7;h(2)<=i2 and not i3 and not i4 and not i5 and not i6 and not i7;h(1)<=i1 and not i2 and not i3 and not i4 and not i5 and not i6 and not i7;h(0)<=i0 and not i1 and not i2 and not i3 and not i4 and not i5 and not i6 and not i7;idle<=not i0 and not i1 and not i2 and not i3 and not i4 and not i5 and not i6 and not i7;a0<=h(1) or h(3) or h(5) or h(7);a1<=h(2) or h(3) or h(6) or h(7);a2<=h(4) or h(5) or h(6) or h(7);2.波形图：3.逻辑图：4.用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用。
8线-3线编码器
表
输 出 I3 0 0 0 1 0 0 I2 0 0 0 1 1 0 0 1 0 0 1 0 0 Y 2 Y 1Y 0 0 0
说明：输入高电平有效,Y2为最高位（8421BCD码）
0
4 0
0
0 0
1
1
根据真值表写函数表达式（与-或式）: Y2=I4+I5+I6+I7
Y1=I2+I3+I6+I7 Y0=I1+I3+I5+I7
直接实现 Y2=I4+I5+I6+I7 Y1=I2+I3+I6+I7 Y0=I1+I3+I5+I7
Y2 Y1 Y0
1
I0 I1 I2 I3 I4 I5 I6 I7
1
1
作业：思考设计二—十进制编码器（输入低电平有 效）
表
输 出 I3 0 0 I2 0 0 Y2 Y1 Y0 0 0
十进 制数 0 1 2 3 4 5 6
输 I7 0 0 1 I6 0 I5 I1 0
入0 0 1 1 2 0 3 0 0 0 0 0 0 0 1 0 0 0 0 0 输 I7 0 1 0 0 0 I6 0 I5 I1 0 入 I4 I0 0
【新授】
例：设计一个 三位二进制编码器。
--- 8 线-3线编码器
八个输入
I0 I1 I2
.
最多能对 几个信号编码？
编 码 器 Y0 Y1 Y2
三位输出
输入：用I0~I7表示0~7这 8个数字，高电平有效； 输出：用Y0、Y1、Y2表示， 高电平有效。
本节课的任务： 设计该编码器
I7
真 值
实验三 3-8译码器的功能测试及仿真
实验三3-8译码器功能测试及仿真一、实验目的1、掌握中规模集成3-8译码器的逻辑功能和使用方法。
2、进一步掌握VHDL语言的设计。
二、预习要求复习有关译码器的原理。
三、实验仪器和设备1．数字电子技术实验台1台2．数字万用表1块3．导线若干4.MUX PLUSII软件5.74LS138集成块若干四、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
1．变量译码器（又称二进制译码器）用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。
若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。
而每一个输出所代表的函数对应于n个输入变量的最小项。
以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
3－8线译码器74LS138逻辑图及引脚排列图74LS138功能表输入输出S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y1 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 ×××× 1 1 1 1 1 1 1 1× 1 ××× 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。
实验3 编码器、译码器及应用电路设计
实验三编码器、译码器及应用电路设计一、实验目的：1、掌握中规模集成编码器、译码器的逻辑功能测试和使用方法；2、学会编码器、译码器应用电路设计的方法；3、熟悉译码显示电路的工作原理。
二、实验原理：1、什么是编码：教材说：用文字、符号、或者数字表示特定对象的过程称为编码具体说：编码的逻辑功能是把输入的每个高、低电平信号编成对应的二进制代码2、编码器74LS147的特点及引脚排列图：74LS147是优先编码器，当输入端有两个或两个以上为低电平，它将对优先级别相对较高的优先编码。
其引脚排列图：3、什么是译码：译码是编码的逆过程，把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出，译码器广泛用于代码转换、终端的数字显示、数据分配、组合控制信号等。
译码器按照功能的不同，一般分为三类：（1）变量译码器（用以表示输入变量的状态）74LS138的特点及其引脚排列图：ABC是地址输入端，Y0—Y7是输出端，G1、G2A’、G2B’为使能端，只有当G1=G2A’=G2B’=1时，译码器才工作。
（2）码制变换译码器：用于同一个数据的不同代码之间的相互转换，代表是4—10线译码器译码器74LS42的特点及其引脚排列图：译码器74LS42的功能是将8421BCD码译成10个对象其原理与74LS138类同，只不过它有四个输入端，十个输出端，4位输入代码0000—1111十六种状态组合其中有1010—1111六个没有与其对应的输出端，这六组代码叫做伪码，十个输出端均为无效状态。
（3）数码显示与七段译码驱动器：将数字、文字、符号的代码译成数字、文字、符号的电路a、七段发光二极管数码显示管的特点：（共阴极）b、七段译码驱动器：此类译码器型号有74LS247（共阳）、74LS248（共阴）、CC4511（共阴）等等，本实验采用CC4511BCD码（锁存／七段译码／驱动器）来驱动共阴数码管。
图6—5为CC4511引脚排列：4、在本数字电路实验装置上已完成了译码器74LS48和数码管之间的连接图。
实验三-8线3线优先编码器
姓名学号实验日期成绩XXX XXXXXXX年月日实验三基本组合逻辑电路的PLD实现（2）●实验名称：利用原理图输入法与VerilogHDL输入法设计一个8线-3线优先编码器●实验目的:1.熟悉用可编程器件实现基本组合逻辑电路的方法。
2.进一步熟悉MAX+plus II软件的使用方法，熟悉原理图输入法和VerilogHDL输入法，进一步熟悉如何编译，器件选择，管脚分配和仿真。
●预习要求：1.回顾数字电路中关于优先编码器的相关知识。
●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.优先编码器的功能是允许同时在几个输入端有输入信号，编码器按照输入信号的优先等级对同时输入的多路信号中优先级最高的一路进行编码。
3.8线-3线优先编码器的真值表如下图所示：●实验内容与步骤：1.新建一个属于自己的工程目录。
2.新建一张电路图文档，调用8线-3线优先编码器芯片74148（注意其均是低电平有效），完成设计。
3.对电路图进行编译，仿真。
4.用VerilogHDL语言方式编写一个8线-3线优先编码器。
5.完成编译，管脚分配，并对模块进行仿真。
●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：1. 8线-3线优先编码器电路图：2. 8线-3线优先编码器电路仿真波形：3 .8线-3线优先编码器Verilog代码：4. 8线-3线优先编码器Verilog代码仿真波形：。
编码器与译码器实验报告
本科学生设计性实验报告
学号124100158 姓名颜洪毅
学院信息学院专业、班级计算机科学与技术
实验课程名称数字逻辑与数字系统
教师及职称王坤
开课学期2013 至2014 学年第一学期
填报时间2013 年10 月20 日
云南师范大学教务处编印
3.实验设备及材料
1、数字电路实验台1台
2、集成电路芯片
74LS148(8-3优先编码器) 1片
74LS138(3-8译码器) 1片
74LS48(七段数码管译码器) 1片
自选芯片若干
4.实验方法步骤及注意事项
(1)、运用数字逻辑的基本原理,选用相应材料连接各芯片功能测试原理图与简易
呼叫器的原理图。
(2)、参照设计好的电路图,完成电路接线。
(3)、根据设计要求完成电路逻辑功能与数据的验证。
5.实验数据处理方法
将所得数据列表处理,对比实验结果。
6.参考文献
无
教师对实验设计方案的意见
签名:
年月日1.实验现象与结果
74LS138
74LS148
74LS47
呼叫器
2.对实验现象、实验结果的分析及其结论
实验结果符合各芯片逻辑功能特点
1.本次实验成败及其原因分析
本次实验很成功！
1、实验仪器与器材均正常工作且无损伤;
2、实验线路连接正确;
3、正确的实验操作。
2.本实验的关键环节及改进措施
关键环节:电路原理图的构建
指导教师评语及评分:
签名: 年月日。
实验六 3线8线译码器及其应用
实验六 3线8线译码器及其应用一、实验目的1、掌握中规模集成电路译码器的工作原理及逻辑功2、学习译码器的灵活应用。
二、实验设备及器件1、实验箱(台) 1套2、数字万用表 1块3、74LS138 3-8线译码器 2片4、74LS20 二四输入与非门 1片三、实验内容与步骤74LS138管脚图见附录。
当控制输入端S1=1，时，译码器工作，否则译码器禁止，所有输出端均为高电平。
1、译码器逻辑功能测试（1）按图13-1接线。
根据表13-1，利用开关设置S1、、、及A2、A1、A0的状态，借助指示灯或万用表观测～的状态，记入表13-1中。
2、用两片74LS138组成4-16线译码器按图13-2接线，利用开关改变输入D0-D3的状态，借助指示灯或万用表监测输出端，记入表13-2中，写出各输出端的逻辑函数。
图13-2表13-2 输入输出D 3D2D1D0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 13、利用译码器组成全加器线路用74LS138和74LS20按图13-3接线，74LS20芯片14脚接 +5v，7脚接地。
利用开关改变输入A i、B i、C i-1的状态，借助指示灯或万用表观测输出S i、C i的状态，记入表13-3中，写出输出端的逻辑表达式。
图13-3表13-3 输入输出S 1AiBiCi-1SiCi0ΦΦΦ10001001101010111100110111101111四、实验要求：1、整理各步实验结果，列出相应实测真值表。
2、总结译码器的逻辑功能及灵活应用情况。
3、交出完整的实验报告。
优先8_3编码器
8_3优先编码器详细设计版本 1.0日期：2014年3月8日版本信息版本日期描述作者V1.08/3/20141设计目标1.1功能定义本文描述8—3线优先编码器的总体设计方案。
通过3位二进制对8位二进制进行编码。
1.2引脚描述1.2.1 8—3线优先编码器接口定义表2.2 8—3线优先编码器接口信号引脚名称类型位宽功能描述In I8要求其输入的8bit数据。
1.2.2 32bit 前导零单元与后一级的接口定义表2.2 8—3线优先编码器接口信号引脚名称类型位宽功能描述out O3要求其输出3bit数据。
2 模块设计module code8_3(in,out)input [7:0] in;output [2:0] out;wire [7:0] in;reg [2:0] out;always @(in)beginif(in[7]==1)out=3’111;else if(in[6]==1)out=3’b110;else if(in[5]==1)out=3’101;else if(in[4]==1)out=3’b100;else if(in[3]==1)out=3’b011;else if(in[2]==1)out=3’b010;else if(in[1]==1)out=3’b001;else if(in[0]==1)out=3’b000;default:out=3’bx;endendmodule3测试本单元电路控制逻辑采用systemverilog断言描述状态信息测试，数据通路部分用采用sysetemverilog随机验证的方法，并结合覆盖率检测，做到100%验证。
4设计开发环境语言级设计：Verilog综合工具：Synopsys physical compilerFPGA设计和仿真工具：ISE13.2，synopsys VCS布局和布线工具：appllo ,模拟设计和仿真工具: hspice,寄生参数提取和仿真工具: star_sim RC5设计开发计划序号时间工作内容说明1。
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姓名学号实验日期成绩
XXX XXXXXXX年月日
实验三基本组合逻辑电路的PLD实现（2）
●实验名称：利用原理图输入法与VerilogHDL输入法设计一个8线-3线优先编码器
●实验目的:
1.熟悉用可编程器件实现基本组合逻辑电路的方法。
2.进一步熟悉MAX+plus II软件的使用方法，熟悉原理图输入法和VerilogHDL输入
法，进一步熟悉如何编译，器件选择，管脚分配和仿真。
●预习要求：
1.回顾数字电路中关于优先编码器的相关知识。
●实验说明：
1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输
入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.优先编码器的功能是允许同时在几个输入端有输入信号，编码器按照输入信号的优
先等级对同时输入的多路信号中优先级最高的一路进行编码。
3.8线-3线优先编码器的真值表如下图所示：
●实验内容与步骤：
1.新建一个属于自己的工程目录。
2.新建一张电路图文档，调用8线-3线优先编码器芯片74148（注意其均是低电平有
效），完成设计。
3.对电路图进行编译，仿真。
4.用VerilogHDL语言方式编写一个8线-3线优先编码器。
5.完成编译，管脚分配，并对模块进行仿真。
●实验报告要求：
1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：
1. 8线-3线优先编码器电路图：
2. 8线-3线优先编码器电路仿真波形：
3 .8线-3线优先编码器Verilog代码：
4. 8线-3线优先编码器Verilog代码仿真波形：
（注：专业文档是经验性极强的领域，无法思考和涵盖全面，素材和资料部分来自网络，供参考。
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