EDA考试必考知识点
考试题型:简答题，程序语句解释，程序填空，编程EDA就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。
现代EDA技术的特征：1,、采用硬件描述语言进行设计2、逻辑综合与优化3、开放性和标准化4.、更完备的库。
数字系统设计技术：1、Topdown即自顶向下的设计。
这种设计首先从系统设计下手，在顶层进行功能方框图的划分和结构设计。
须经过“设计—验证—修改设计再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。
2、Bottomup设计，即自底向上的设计，由设计者调用设计库中的元件(如各种门电路、加法器、计数器等) ，设计组合出满足自己需要的系统。
不仅效率低、成本高而且易出错。
IP：原来的含义是指知识产权、著作权，在IC设计领域指实现某种功能的设计。
IP核（IP模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。
IP复用：软IP--用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。
固IP完成了综合的功能块。
硬IP供设计的最终阶段产品：掩膜。
基于IP复用的开发帮助设计者节省时间，缩短开发周期，避免重复劳动。
可编程逻辑阵列PLA,可编程与阵列或阵列，输出电路固定。
可编程阵列逻辑PAL，可编程与阵列，或阵列输出电路固定。
FPGA是一种半定制的器件，器件内已做好各种逻辑资源，用户只需对器件内的资源编程连接就可实现所需要的功能。
ASIC指用全定制的方法来实现设计的方式，它在最底层，即物理版图级实现设计，因此也称为掩膜ASCI。
CPLD即复杂可编程逻辑器件，是从EPLD改进而来的。
逻辑综合：RTL级描述转换到逻辑门级（包括触发器）。
版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示。
综合器是能够自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路结构网表的工具。
硬件综合器和软件程序编译器有本质区别：软件程序编译器是将C或汇编编写的程序编译为0/1代码流，而硬件综合器是将硬件描述语言编写的程序代码转化为具体的电路网表结构。
适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件。
仿真是对所设计电路的功能的验证。
包括功能仿真、时序仿真。
不考虑信号延时等因素的仿真称功能仿真。
时序仿真是在选择了具体器件并完成了布局布线后进行的包含延时的仿真。
（功能仿真与时序仿真有什么区别）编程是把适配后生成的编程文件装入到PLD器件中的过程或称为下载。
（通常将对基于EEPROM工艺的非易失结构PLD器件的下载称为编程，将基于SRAM工艺结构的PLD器件的下载称为配置。
）数字系统设计的流程：1、设计输入包括原理图输入、硬件描述语言(HDL文本输入)2、综合3、适配4、仿真5、编程EDA技术的发展趋势：1、超大规模集成电路的集成度和工艺水平不断提高/2、市场对系统的集成度不断提出更高的要求3、高性能的EDA工具，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境/4、计算机硬件平台性能大幅度提高，为复杂的SoC设计提供了物理基础。
PLD器件按照可以编程的次数可以分为两类：(1) 一次性编程器件（OTP）(2) 可多次编程器件。
OTP类器件的特点：只允许对器件编程一次，不能修改。
可多次编程器件则允许对器件多次编程，适合于在科研开发中使用。
按编程元件和编程工艺分类：(1)熔丝(2)反熔丝编程元件(3)紫外线擦除、电可编程，如EPROM。
(4)电擦除、电可编程方式，EEPROM、快闪存储器），如多数CPLD。
以上为非易失性器件。
(5)静态存储器结构，如多数FPGA。
以上为易失性器件。
按结构特点分类：1.基于乘积项结构的PLD器件。
基于与或阵列，此类器件都包含一个人或多个与或阵列。
这类器件多采用EEPROM或Flash工艺制作，配置数据掉电后不会丢失。
如CPLD。
CPLD（如MAX7000S）器件主要由以下及部件构成：宏单元、可编程连线阵列、IO控制块。
2.基于查找表结构的PLD器件。
基于静态存储器(SRAM)和数据选择器，通过查表方式实现函数功能。
这类器件集成度高，逻辑功能强，但配置数据容易丢失。
如FPGA。
FPGA（如XC4000）器件主要由3部分组成：可配置逻辑块（CLB）、输入\输出模块、布线通道。
（CPLD和FPGA在机构上有什么区别，各有什么特点）从功能上看，可以把Megafunction库中的元器件分为：算术运算模块、逻辑门模块、储存模块、IO模块。
参数化锁相环宏模块altpll以输入时钟信号作为参考信号实现锁相，从而输出若干个同步倍频或者分频的片内时钟信号。
与直接来自片外的时钟相比，片内时钟可以减少时钟延迟，减小片外干扰，还可改善时钟的建立时间和保持时间，是系统稳定工作的保证。
Verilog程序的特点：1、Verilog程序是由模块构成的。
每个模块的内容都嵌在module和endmodule两个关键字之间；每个模块实现特定的功能；模块是可以进行层次嵌套的。
2、每个模块首先要进行端口定义，并说明输入和输出口(input、output 或inout)，然后对模块的功能进行逻辑描述。
3、Verilog程序书写格式自由，一行可以写几个语句，一个语句也可以分多行写。
4、除了endmodule等少数语句外，每个语句的最后必须有分号。
5、可以用/*……*/ 和//…… 对Verilog程序作注释。
好的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。
Verilog HDL包括4个主要部分：模块声明、端口定义、信号类型声明、逻辑功能描述。
空白符包括：空格、tab、换行和换页。
Verilog中的标识符可以是任意一组字母、数字以及符号“$”和“_”（下划线）的组合，但标识符的第一个字符必须是字母或者下划线。
另外，标识符是区分大小写的。
Verilog语言内部已经使用的词称为关键字或保留字，这些保留字用户不能作为变量或节点名字使用。
关键字都是小写的。
程序运行中，值不能被改变的量称为常量，Verilog中的常量主要有如下3种类型：整数、实数、字符串。
在位宽和'之间，以及进制和数值之间允许出现空格，但'和进制之间，数值间是不允许出现空格的。
小数点两侧都必须有数字。
字符串不能分成多行书写。
数据类型是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。
Verilog有下面四种基本的逻辑状态：0：低电平、逻辑0或逻辑非。
1：高电平、逻辑1或“真”。
x或X：不确定或未知的逻辑状态。
z或Z：高阻态。
Verilog中的变量分为如下两种数据类型：net型（wire、tri）、variable型（reg、integer）。
Net型数据相当于硬件电路中的各种物理连接，其特点是输出的值紧跟输入值的变化而变化。
对连线型有两种驱动方式，一种方式是在结构描述中将其连接到一个门元件或模块的输出端；另一种方式是用持续赋值语句assign对其进行赋值。
variable型变量必须放在过程语句（如initial、always）中，通过过程赋值语句赋值；在always、initial等过程块内被赋值的信号也必须定义成variable型。
在Verilog语言中，用参数parameter来定义符号常量，即用parameter来定义一个标志符代表一个常量。
参数常用来定义时延和变量的宽度。
标量与向量：宽度为1位的变量称为标量，如果在变量声明中没有指定位宽，则默认为标量（1位）。
线宽大于1位的变量（包括net型和variable型）称为向量。
位选择和域选择：在表达式中可任意选中向量中的一位或相邻几位，分别称为位选择和域选择。
存储器：二维向量或是由若干个宽度相同的寄存器构成的阵列。
存储器定义时，需定义存储器的字长（数据宽度）和容量（存储单元数）。
只能对存储器某一单元整体赋值，不可进行位选择、域选择，不过可以先将存储器的内容赋给寄存器，再对寄存器进行位选择、域选择。
用系统任务$readmemb,$readmemh实现存储器加载。
向量（多位）的逻辑运算采用各位标量逐位进行逻辑或运算（见1为1，全0为0）得到1位标量之后，再行相关运算！位运算即将两个操作数右端对齐、按对应位分别进行逻辑运算。
在一个模块（module）中，使用initial和always语句的次数是不受限制的。
initial语句常用于仿真中的初始化，initial 过程块中的语句仅执行一次；always块内的语句则是不断重复执行的。
“always”过程语句通常是带有触发条件的，触发条件写在敏感信号表达式中，只有当触发条件满足时，其后的“begin-end”块语句才能被执行。
敏感信号表达式又称事件表达式或敏感信号列表，即当该表达式中变量的值改变时，就会引发块内语句的执行。
因此敏感信号表达式中应列出影响块内取值的所有信号。
若有两个或两个以上信号时，它们之间用“or”连接。
敏感信号分为两种类型：边沿敏感型和电平敏感型（不建议两种放一起用）。
对于时序电路，事件通常是由时钟边沿触发的，为表达边沿这个概念，Verilog提供了posedge和negedge关键字来描述。
initial语句不带触发条件，且沿时间轴只执行一次。
通常用于仿真模块中激励信号的描述，或给寄存器变量赋初值。
assign为持续赋值语句，主要用于对wire型变量的赋值。
块语句是由块标志符begin-end或fork-join界定的一组语句，当块语句只包含一条语句时，块标志符可以缺省。
begin-end串行块中的语句按串行方式顺序执行。
在Verilog中存在四种类型的循环语句，用来控制语句的执行次数。
这四种语句分别为:1、forever：连续地执行语句；多用在“initial”块中，以生成时钟等周期性波形。
2、repeat：连续执行一条语句n次。
3、while：执行一条语句直到某个条件不满足。
4、for：有条件的循环语句。
Verilog允许在程序中使用特殊的编译向导（Compiler Directives）语句，在编译时，通常先对这些向导语句进行“预处理”，然后再将预处理的结果和源程序一起进行编译。
向导语句以符号“`”开头，以区别于其它语句。
Verilog提供了十几条编译向导语句，如：`define。
`define语句用于将一个简单的名字或标志符（或称为宏名）来代替一个复杂的名字或字符串两个或更多个“always”过程块、“assign”持续赋值语句、实例元件调用等操作都是同时执行的。
在“always”模块内部，其语句如果是非阻塞赋值，也是并发执行的；而如果是阻塞赋值，则语句是按照指定的顺序执行的，语句的书写顺序对程序的执行结果有着直接的影响。
EDA考试要点
《DEA 技术与应用》考点1.综合的概念：综合的目的是将个模块化设计文件合并为一个网表文件，并使层次设计平面化（即展平）。
2.EDA 开发流程图：3.专业名词：PLD :(programmable logic device)可编程逻辑器件CPLD :(complex PLD)复杂可编程逻辑器件FPGA : (Field －Programmable Gate Array)现场可编程门阵列ASIC :（application specific intergrated circuit ）专用集成电路EDA :（electronic disign automation ）电子设计自动化SOC :（system on a chip ）单片电子系统SOPC :（System-on-a-Programmable-Chip ）可编程片上系统IP : (Intellectual Property)知识产权核ROM :(Read-Only Memory)只读内存PROM :(Programmable Read-Only Memory)可编程只读存储器EPROM : (Erasable Programmable ROM)可擦除可编程ROMEEPROM : (Electrically Erasable Programmable Read-Only Memory)电可擦可编程只读存储器PLA : Programmable Logic Array ）可编程逻辑阵列PAL : (programmable arrary logic)可编程阵列逻辑GAL : (generic array logic)通用阵列逻辑EPLD : (erasable PLD)可擦除可编程逻辑器件OTP :(one time programmable)一次性编程JTAG : (Joint Test Action Group)联合测试行为组织BST : (Boundary-Scan Testing)边界扫描测试ISP :(in system programmable)在系统编程4.reg 与nets 的区别：（P111）nets 型变量是输出值始终根据输入变化而更新的变量，它一般用来定义硬件电路中的各种物理连线。
EDA考试必考知识点
EDA考试必考知识点好嘞，以下是为您创作的关于“EDA 考试必考知识点”的文案：咱先来说说 EDA 这玩意儿，这可在电子信息领域里有着相当重要的地位！对于准备 EDA 考试的小伙伴们，下面这些必考知识点可得好好掌握啦。
先说 EDA 工具的使用，就像咱平时用的手机，得知道每个功能咋用才能玩得转。
比如说像 Cadence、Synopsys 这些主流的 EDA 工具，得熟悉它们的操作界面，知道怎么去画原理图、做版图设计。
我记得有一次，我带着学生做一个简单的电路设计项目，有个同学对工具的使用不太熟练，画个简单的电阻都找半天工具按钮，那着急的样子真让人哭笑不得。
这就告诉咱，熟练掌握工具的使用，那是基础中的基础。
再说说硬件描述语言，Verilog HDL 和 VHDL 那可是重点中的重点。
就好比我们说话得有语法，写代码也得遵循一定的规则。
得搞清楚怎么用这些语言去描述逻辑电路，怎么写状态机，怎么进行时序控制。
记得我之前参加一个竞赛，团队里有个小伙伴因为对硬件描述语言的一些细节没掌握好，导致整个模块的功能出现了偏差，最后我们不得不加班加点去修改，那叫一个累啊！还有数字电路的设计原理，像组合逻辑电路、时序逻辑电路这些，那是必须要搞明白的。
比如加法器、计数器、寄存器，得清楚它们的工作原理和实现方法。
我曾经在一次实验课上，看到一个学生设计的计数器总是出错，后来一检查，原来是对时钟信号的理解不到位，这可让他吃了大亏。
另外，EDA 中的综合优化技术也别忽略。
怎么把写好的代码优化得更高效，占用资源更少，这可是个技术活。
就像咱们收拾房间，得把东西整理得井井有条，既节省空间又方便取用。
还有仿真验证，这就像是考试前的模拟测试，得保证设计的电路能正常工作。
学会怎么设置仿真条件，怎么分析仿真结果，找出问题所在。
我之前指导过一个毕业设计，学生做完设计觉得没问题了，一仿真，结果出来一堆错误，这时候才发现自己忽略了很多细节。
总之，要想在 EDA 考试中取得好成绩，上面这些知识点可得牢牢掌握。
EDA复习资料
第1章1.EDA技术：2.①硬件实现：大规模集成电路制造技术、IC版图设计、ASIC测试和封装、FPGA和CPLD编程下载、自动测试）②计算机辅助工程（计算机辅助设计CAD计算机辅助制造CAM计算机辅助测试CAT计算机辅助工程CAE）3.EDA电子设计自动化，SOC单片电子系统，HDL硬件描述语言，SOP标准操作程序，FPGA现场可编程序门阵列，CPLD复杂可编程逻辑器件4.FPGA和CPLD开发效率高，成本低，可编程5.EDA是微电子技术和现代电子设计技术的结合6.EDA发展：①电子设计成果以自主知识产权的方式得以明确表达成为可能②在仿真验证和设计方面都支持标准硬件描述语言的功能强大的EDA软件不断推出③电子技术全方位进入EDA时代7.利用EDA进行电子系统设计的最后目标：完成专用集成电路ASIC或印制电路板的设计和实现8.掩模ASIC分类：门阵列ASIC、标准单元ASIC、全定制ASIC9.FPGA和CPLD直接面向用户，具有极大的灵活通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低。
10.H DL分类：VHDL、Verilog HDL（主流）、System Verilog、System C（未来）11.综合定义：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程12.传统的电子设计技术是自底向上的，特点是首先关注并解决底层硬件的可获得性自顶向下：在整个设计流程中各环节逐步求精的过程，从自然语言说明到HDL的系统行为，从描述系统的分解，RTL模型的建立，门级模型产生到最终的可以物理布线实现的底层电路。
13.自顶向下设计流程；设计说明书→建立HDL行为模型→HDL行为仿真→HDC-RTL级建模→前端功能仿真→逻辑综合→测试向量生成→功能仿真→结构综合→门级时序仿真→硬件测试→设计完成14.E DA仿真：时序仿真、功能仿真15.E da开发流程；原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试16.标准单元法必须预建完善的版图单元库，库中包括以物理版图级表达的各种电路元件和电路模块“标准单元”17.常用的HDL仿真器有ModelSim、Active HDL，VCS，NC-Sim18.I P(自主知识产权核)分类：①软IP（用硬件描述语言描述的功能块）②固IP（完成了综合的功能块）③硬IP（提供设计的最终阶段产品：掩模）19.I P内涵：①必须是为了易于重用而按嵌入式应用专门设计的②必须实现IP模块的优化设计20.优化的目标：芯片的面积最小，运算速度最快，功率消耗最低，工艺容差最大21.E DA工具：设计输入编辑器、仿真器、HDL综合器、适配器、下载器22.设计输入：①图形输入（原理图输入、状态图、波形图输入）②HDL文本输入ASIC设计流程：系统规格说明→系统划分→逻辑设计与综合→综合后仿真→版图设计→版图验证→参数提取后仿真→制版和流片→芯片测试。
EDA复习资料
EDA复习基础知识要点1.EDA的概念EDA（电子设计自动化）是现代电子设计技术的核心。
EDA就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、化简、分割、综合优化仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子线路的功能。
2.EDA的发展阶段CAD是EDA技术发展的早期阶段，此阶段仅仅使用计算机进行辅助绘图工作。
CAE是在CAD的工具逐步完善的基础上发展起来的，它开始用计算机将许多单点工具集成在一起使用。
20世纪90年代电子技术的飞速发展促使现在的EDA技术的形成。
出现了EDA设计的概念，并发展至今天。
3.EDA设计流程①设计准备②设计输入③设计处理④设计校验⑤器件编程⑥器件验证4.设计输入的三种方式①原理图方式②文本输入方式③波形输入方式5.设计处理的步骤①设计编译和检查（信号线有无漏接，信号有无双重来源，关键词有无错误）②优化设计和综合③适配和分割④布局和布线⑤生成编程数据文件6.常用对应的后缀名①原理图文件.bdf②VHDL语言文件.vhd③Verilog HDL文件.v④仿真波形文件.vwf7.可编程逻辑器件的分类①按集成密度分类可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件LDPLD和高密度可编程逻辑器件HDPLD两类。
LDPLD 通常是指早期发展起来的、集成密度小于1000门/片左右的PLD如ROM、PLA、PAL和GAL等。
HDPLD包括可擦除可编程逻辑器件EPLD（Erasable Programmable Logic Device）、复杂可编程逻辑器件CPLD（Complex PLD）和FPGA三种，其集成密度大于1000门/片。
如Altera公司的EPM9560，其密度为12000门/片，Lattice公司的pLSI/ispLSI3320为14000门/片等。
EDA复习要点
第1章 EDA技术概述1. EDA：EDA(Electronic Design Automation)电子设计自动化，EDA技术依赖于强大的计算机，在EDA工具软件平台上，对以HDL(Hardware Description Language--硬件描述语言)为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试等项功能，直至实现既定性能的电子线路系统功能。
2. EDA的设计输入有：图形输入方式：原理图输入，状态图输入；HDL文本输入：VHDL，Verilog3. 常用缩写FPGA(Field Programable Gate Araay)CPLD(Complex Programmable Logic Device)ASIC(Application Specific Interated Circuit)SOC(System on a Chip)SOPC(System-on-a-Programmable-Chip)HDL(Hardware Description Language)IP(Intellectual Property)CAD(Computer Aided Design)CAM(Computer Aided Manufacturing)CAT(Computer Aided Test)CAE(Computer Aided Engineering)CAA(Computer Aided Analysis)4．综合(Synthesis)：将用行为和功能层次表达的系统转换成低层次的便于具体实现的模块组合装配过程。
整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。
5．适配：适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
EDA复习的知识要点1
EDA知识要点：1、目前流行的HDL语言有那些？；2、什么是ASIC。
3、VHDL是由什么机构制定并公布的。
4、VHDL的两大类基本描述语句是什么。
5、MAX+PLUSⅡ平台上，原理图、仿真波形文件、VHDL文件的扩展名是什么？6、结构体常见的功能语句有那些？7、子程序分为那两类，其结构为什么。
8、信号与变量的赋值有何区别？。
9、可编程器件分为哪些类？10、VHDL中常见的库有那些？。
11、不完整的条件语句与完整的条件语句生成的电路有何区别12、VHDL的标识符由什么构成。
13、VHDL中预定义数据类型有那些？。
14、CASE语句使用当中的注意事项。
15、目前国际上较大的PLD器件制造公司有那几家公司。
16、VHDL数据对象有什么17、赋值语句分哪些类，分别写出一句赋值语句。
18、实现时序电路和逻辑组合电路分别用什么语句实现，分别写出他们的一般表式。
19、简述元件例化语句组成及语句格式。
20、数据对象有哪些种，分别写出定义这些数据对象的一般表述格式。
21、简述进程语句的使用要点？22、写出VHDL常用的顺序语句的名称。
23、简述VHDL逻辑操作符的种类及所允许的操作数的数据类型。
24、EDA技术的含义。
25、VHDL语言中的逻辑操作符有那些？26、目前较流行的集成EDA开发环境（软件）有那些？27、简述EDA技术的CPLD/FPGA的设计流程。
28、写出实体中的PORT语句结构并说明其作用。
29、简述EDA技术经历了那几个发展阶段。
30、写出元件例化语句语句格式，并说明其作用。
31、试比较图形输入法和文本输入法有何优缺点？32、结构体的语言格式与作用。
33、写出PROCESS语句结构的一般表达格式？34、EDA技术常用的输入方法有？35、什么是实体和结构体，其功能是什么？，36、MAX+pulsⅡ的编辑窗口有那几种，分别是什么？37、MAX+pulsⅡ的原理图输入法、文本输入法、波形输入法生成的文件扩展名为？38、VHDL的操作符有那几大类？每一类的操作符分别是什么？每一类操作符可以对那些数据进行操作（运算）？39、VHDL中如没有特别的说明算术操作符‘ + ’号对应的操作数为什么类型40、可编程器件（PLD）分为哪两类41、标准逻辑位数据类型常用的数值有哪几种？42、在VHDL语言中常见的的数据类型有那些？43、完整的条件语句将产生什么电路，不完整的条件语句将产生什么电路。
EDA考试必考知识点
EDA考试必考知识点咱先来说说 EDA 这玩意儿哈，这在考试里可重要得很呢！就像你去参加一场刺激的冒险，EDA 知识就是你手中的关键地图。
首先，EDA 的基本概念那是必考的。
啥是 EDA 呢？简单来说，就是电子设计自动化，它能帮工程师们更高效地设计电路和系统。
比如说，有一次我去一个电子厂参观，看到工程师们坐在电脑前，用 EDA软件就像变魔术一样，把复杂的电路设计得井井有条。
那场面，真让人惊叹！然后就是 EDA 工具的使用。
像那些常见的 EDA 工具，比如Cadence、Altium Designer 等等，你得熟悉它们的操作界面、功能模块。
我记得有个学生，在考试前拼命练习工具的使用，结果考试的时候碰到一个相似的题目，轻松就拿下了高分。
再说说硬件描述语言，像 VHDL 和 Verilog 这俩“大佬”。
你得搞清楚它们的语法规则、数据类型、控制结构。
想象一下，你要用这些语言来给电路“说话”，告诉它该怎么做。
这就好比你指挥一个机器人，得把指令说得明明白白。
还有数字电路设计，这也是重点中的重点。
什么组合逻辑电路、时序逻辑电路，都得弄得清清楚楚。
我曾经遇到过一个实际的案例，一个电路出现故障，就是因为时序逻辑没设计好，导致整个系统都乱套了。
另外，系统级设计也是必考的一块儿。
从顶层到底层，怎么把一个大的系统分解成一个个小模块，再把它们整合起来，这可需要不少功夫。
在 EDA 考试中，仿真和验证也是不能忽视的。
你设计好的电路到底行不行，得通过仿真来验证一下。
就像你做好了一道菜，得尝尝味道对不对。
最后，可别忘了综合和布局布线。
这就像是给你的电路找个合适的“家”，让它能舒舒服服地工作。
总之，EDA 考试的必考知识点就像一个个宝藏，你得用心去挖掘、去掌握。
只要你认真学习，多做练习，相信在考试中一定能取得好成绩，顺利开启你的电子设计之旅！加油吧！。
EDA复习知识点
内容：前六章
考试形式：闭卷考试
“考核方法：平时成绩20%；实验课操
作 40%；最后考试 40%
1
1
复习要点
基础知识：理解EDA基本概念，常见的可编 程逻辑器件的工作原理； Verilog语法：掌握模块、运算符、条件语句、 循环语句、块语句的使用和设计方法，理解 阻塞和非阻塞赋值区别；
for语句
for语句的使用格式如下：
for（循环变量赋初值；循环结束条件；循环变量增 值） 执行语句；（或begin_end块语句）
repeat语句
repeat语句的使用格式为：
repeat（循环次数表达式） 语句； 或 repeat（循环次数表达式） begin …… end
填空题
Eg1. 现有的两种主要的硬件描述语言是 Eg2.定义一个名字为Q1的8位reg总线。 逻辑功能。
A B C D E
和
。
Eg3. 将题中的连续赋值语句补充完整以实现对应电路的
F
assign F= E
( ((A B)
(C D) ) )
20 20
填空题
Eg4.请在下面的空格中填入适当的符号使其描述右图模块 module Block1(a,
PLD器件的分类－－按结构特点
基于乘积项结构的器件－－阵列型
PROM，EEPROM，PAL，GAL，
CPLD
基于查找表结构的器件－－单元型
FPGA
PROM PLA PAL
固定的“与”+可编程的“或” 可编程的“与”+可编程的“或” 可编程的“与”+固定的“或”
CPLD
基于乘积项可编程逻辑结构
HDL综合
EDA复习要点全
主要知识点1、从执行方式看VHDL的描述语句包括那些描述语句？用VHDL语言进行设计时，按描述语句的执行顺序进行分类，可将VHDL语句分为顺序执行语句（Sequential）和并行执行语句（Parallel）。
2、目前流行的硬件描述语言有那些？常用的硬件描述语言有ABEL-HDL AHDL.VHDL和Verilog-HDL.而VHDL和Verilog-HDL是当前最流行的并成为IEEE标准的硬件描述语言。
3、MAX+PLUS2中各种文件的扩展名有哪些？*.vhd *.sym *.gdf *.scf4、基于MAX+PLUS2的设计流程设计输入、编译处理、验证（包括功能仿真、时序仿真、和定时分析）和器件编程5、目前较流行的EDA设计软件有那些？ALTERA公司： MAX+PLUS IIQUARTUS II（全新的EDA软件，正在逐步替代 MAX+PLUS) LATTICE莱迪思公司： isp EXPERT SYSTEMisp DesignExpert SYSTEM XILINX西林公司： FOUNDATIONISE（全新的EDA软件，正在逐步替代FOUNDATION）6、可编程逻辑器件的分类？按照变成工艺分哪些类？SPLD 简单可编程逻辑器件CPLD 复杂可编程逻辑器件FPGA 现场可编程门阵列ISP 在系统（线）可编程逻辑器件按编程工艺分为：熔丝开关（一次可编程，要求大电流）可编程低阻电路元件（多次编程，要求中电压）EPROM型（紫外线擦除电可编程逻辑器件）E PROM型（电可擦写编程器件）基于SRAM的编程元件7、VHDL程序设计中常用的库有那些？哪些库是显式（默认打开的）的，哪些是隐式的？P159VHDL程序设计的常用库：IEEE库、STD库、WORK库、VITAL 库、用户定义库。
显示库：IEEE库用户定义库 VITAL库隐式库：、STD库、WORK库8、程序包由那两部分组成？分别有什么作用？ P161程序包由两部分组成：程序包首和程序包体，程序包首为程序包定义接口，声明包中的类型、元件、函数和子程序。
《EDA技术及应用》考试复习要点
《EDA技术及应用》考试复习要点一．名词解释（5个小题，15分）：包括1.1，1.3，1.6，3.2～3.8，4.2，5.1～5.4等章节的基本概念,基础知识.二．填空题（10空，共20分）：包括1.1，1.3，1.6，3.2～3.8，4.2，5.1～5.4等章节的基本概念,基础知识.三．选择题（5个小题，共15分）：包括1.1，1.3，1.6，3.2～3.8，4.2，5.1～5.4等章节的基本概念,基础知识.四．程序阅读_功能修改题（1个小题，10分）五．VHDL程序设计题（2个小题，共40分）包括3.9，3.10，6.3，6,5，6.6等章节，主要考试的程序设计类型有：触发器和锁存器；计数器（至少掌握3种方法，参见教材P283，P187-189）；分频器（至少掌握2种方法，参见教材P287，327）；数据动态扫描显示电路（包括计数，选择，译码等基本电路，主要是实验里每次都要用）；数据寄存器（数码寄存器和移位寄存器）（参见教材185，186）；序列信号发生器和检测器（参见教材P189，P191）；读写存储器SRAM（参见教材P193-195）。
欧伟明2011年4月28日附：数据动态扫描显示电路的一个VHDL参考程序。
【例1】用VHDL设计一个8bits并行半加器，要求将被加数、加数和运算结果用动态扫描的方式，在7个共阴LED数码管上同时显示出来，其对应的数据动态扫描显示电路外围器件接线如图1所示，并使用MAX+plus II进行仿真。
图1 数据动态扫描显示电路外围器件接线图--DISPLAY.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;--实体说明ENTITY DISPLAY ISPORT(CLK:IN STD_LOGIC; --动态扫描显示时钟,24HZ以上AIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --8位被加数BIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --8位加数SUM0,SUM1,SUM2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--仿真观测输出COM:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);--数码管COM端的选择输出端SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --数码管8段显示驱动输出端END ENTITY DISPLAY;ARCHITECTURE ART OF DISPLAY ISSIGNAL AA, BB,SINT: STD_LOGIC_VECTOR(8 DOWNTO 0);SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL BCD:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN--进行运算前的准备及加法运算AA<='0'&AIN;BB<='0'&BIN;SINT<=AA+BB;SUM0<=SINT(3 DOWNTO 0); --运算结果的仿真观测输出SUM1<=SINT(7 DOWNTO 4); --运算结果的仿真观测输出SUM2<="000"&SINT(8); --运算结果的仿真观测输出--产生动态扫描显示的控制信号PROCESS(CLK)BEGINIF CLK'EVENT AND CLK='1' THENIF CNT="111" THENCNT<="000";ELSECNT<=CNT+'1';END IF ;END IF;END PROCESS;PROCESS(CNT)BEGIN--显示数据的选择,对应显示数码管公共端的选通,低电平有效 CASE CNT ISWHEN "000" =>BCD<=AIN(3 DOWNTO 0);COM<="1111110"; WHEN "001" =>BCD<=AIN(7 DOWNTO 4);COM<="1111101"; WHEN "010" =>BCD<=BIN(3 DOWNTO 0);COM<="1111011"; WHEN "011" =>BCD<=BIN(7 DOWNTO 4);COM<="1110111"; WHEN "100" =>BCD<=SINT(3 DOWNTO 0);COM<="1101111"; WHEN "101" =>BCD<=SINT(7 DOWNTO 4);COM<="1011111"; WHEN "110" =>BCD<="000"&SINT(8);COM<="0111111";WHEN OTHERS=>BCD<="0000";COM<="1111111";END CASE;--将BCD码转换成数码管的8段驱动信息,高电平有效CASE BCD ISWHEN "0000" => SEG<="00111111";WHEN "0001" => SEG<="00000110";WHEN "0010" => SEG<="01011011";WHEN "0011" => SEG<="01001111";WHEN "0100" => SEG<="01100110";WHEN "0101" => SEG<="01101101";WHEN "0110" => SEG<="01111101";WHEN "0111" => SEG<="00000111";WHEN "1000" => SEG<="01111111";WHEN "1001" => SEG<="01101111";WHEN "1010" => SEG<="01110111";WHEN "1011" => SEG<="01111100";WHEN "1100" => SEG<="00111001";WHEN "1101" => SEG<="01011110";WHEN "1110" => SEG<="01111001";WHEN "1111" => SEG<="01110001";WHEN OTHERS => SEG<="00000000";END CASE ;END PROCESS;END ARCHITECTURE ART;图1.33 数据动态扫描显示程序仿真图。