第七章4 移位寄存器 序列信号发生器
序列信号发生器的设计方案
序列信号发生器的设计序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用以为寄存器或计数器构成。
序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种：最大循环长度序列码，M＝2n。
最大线性序列码（m序列码），M=2n－1。
任意循环长度序列码，M＜2n。
序列信号发生器是由移位寄存器添加反馈后构成；由于状态的变化受信号移位的限制，分析方法更为简单。
序列信号发生器的设计通常在许多情况下，要求按照给定的序列信号来设计序列信号发生器。
序列信号发生器一般有两种结构形式：一种是反馈移位型，另一种是计数型。
反馈移位型序列码发生器的结构框图如图所示，它由移位寄存器和组合反馈网络组成，从移存器的某一输出端可以得到周期性的序列码。
其设计按以下步骤进行：（1）根据给定序列信号的循环长度M，确定移存器位数n，2n-1＜M≤2n。
（2）确定移位寄存器的M个独立状态。
将给定的序列码按照移位规律n位一组，划分位M个状态。
若M个状态中出现重复现象，则应增加移存器位数。
用n+1位再重复上述过程，直到划分为M个独立状态为止。
（反馈移位型序列信号发生器框图）（3）根据M个不同状态列出移存气的状态表和反馈函数表，求出反馈函数F的表式。
（4）检查自启动性能。
（5）画逻辑图。
下面通过举例说明反馈移位序列信号发生器的设计过程。
计数型序列码发生器结构框图如图所示。
它由计数器和组合输出网络两部分组成，序列码从组合输出网络输出。
设计过程分两步：（1）根据序列码的长度M设计模M计数器，状态可以自定；（2）按计数器的状态转移关系和序列码的要求设计组合输出网络。
由于计数器的状态设置和输出序列的更改比较方便，而且还能同时产生多组序列码。
序列信号发生器的分析与研究
序列信号发生器的分析与研究摘要信号发生器用来产生频率为20Hz～200kHz的正弦信号（低频）。
除具有电压输出外，有的还有功率输出。
所以用途十分广泛，可用于测试或检修各种电子仪器设备中的低频放大器的频率特性、增益、通频带，也可用作高频信号发生器的外调制信号源。
另外，在校准电子电压表时，它可提供交流信号电压。
在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，我们通常把这种串行数字信号叫做序列信号。
而产生序列信号的电路则称为序列信号发生器。
本文主要是通过序列信号发生器的原理、产生方式和分类，以及对电路进行设计仿真等几方面阐述了序列信号发生器分析与研究关键词：序列信号发生器电路仿真移位寄存器目录1、绪论·····················- 1 -1.1、信号发生器的简介：················- 1 -1.1.1、信号发生器简介：················· - 1 -1.1.2、信号发生器的工作原理：·············· - 1 -1.1.3、信号发生器的结构················· - 1 -1.1.4、信号发生器的分类················· - 2 -1.1.5、信号发生器的应用：················ - 2 -2、序列发生器的分析：················- 4 -2.1、序列信号发生器的介绍···············- 4 -2.2、序列信号发生器的工作原理：············- 4 -2.3、序列信号发生器的分类：··············- 4 -2.3.1、移位型序列信号发生器··············· - 4 -2.3.2、计数型序列信号发生器··············· - 5 -3、序列信号发生器的设计···············- 7 -3.1、序列信号发生器的设计：··············- 7 -3.2、序列信号发生器的实现步骤·············- 7 -3.3、器件及相关介绍：················- 13 -3.3.1、所用器件：···················- 13 -3.3.2、所用器件的介绍：················- 13 -4、结论····················- 21 -致谢·····················- 22 -参考资料···················- 23 -1、绪论1.1、信号发生器的简介：1.1.1、信号发生器简介：凡是产生测试信号的仪器，统称为信号源，也称为信号发生器，它用于产生被测电路所需特定参数的电测试信号。
序列信号发生器
序列信号发⽣器辽宁⼯业⼤学数字系统综合实验课程设计（论⽂）题⽬：序列发⽣器设计院（系）：电⼦与信息⼯程学院专业班级：通信091学号：学⽣姓名：指导教师：教师职称：起⽌时间：2011.12.12—2011.12.26课程设计（论⽂）任务及评语⽬录第1章序列信号发⽣器的原理介绍 (1)1.1序列信号发⽣器的原理介绍 (1)1.2 计数器介绍 (1)1.3 数据选择器介绍 (1)第2章序列发⽣器的设计与仿真 (2)2.1实验要求 (2)2.2 利⽤74160及74151芯⽚设计序列发⽣器 (2)2.3设计步骤 (4)2.4设计逻辑图 (5)2.5编译并仿真 (6)第3章实验箱连接图 (6)第4章实验总结 (7)4.1实验设计分析 (7)4.2总结 (7)参考⽂献 (8)第1章序列信号发⽣器的原理介绍1.1序列信号发⽣器的原理介绍在数字电路设计中，有些时候需⽤⼀组⾮常特殊的数字信号。
⼀般情况下我们就将这种特殊的串⾏数字信号叫做序列信号。
⽣成这样的⼀组特定序列信号的电路叫做序列信号发⽣器。
序列信号发⽣器的设计⽅法有多种：(1)使⽤环形计数器设计“1000…0”型序列信号发⽣器;(2)使⽤扭环计数器设计“11…100…0”型序列发⽣器；(3)任意类型的序列发⽣器a.使⽤D触发器设计序列发⽣器b.使⽤计数器和多路复⽤器设计序列发⽣器c.⽤移位寄存器和反馈组合电路（分⽴门电路，译码器，多路复⽤器）设计1.2 计数器介绍在设计数字电路时⽤的⽐较多时序电路可能就是计数器。
它不仅可以⽤于对时钟脉冲计数，也可以⽤于分频、节拍脉冲以及脉冲序列还有就是进⾏数字运算。
总之⽤法⾮常的⼴泛，计数器的种类⾮常繁多。
计数器可以分为同步计数器和异步计数器这样2种。
在同步计数器中，当时钟脉冲输⼊时触发器翻转是同步发⽣的。
然⽽在异步计数器中，触发器的翻转有先后顺序，不是在同⼀时间发⽣的。
另外计数器还有三种。
随着计数脉冲的不断输⼊⽽作增加计数的叫做加法计数器，做减少计数的叫做减法计数器，可以增加也可以减少的叫做可逆计数器。
序列信号发生器课件
数字电路与系统东南大学信息科学与工程学院第七章常用时序逻辑电路模块及应用寄存器和移位寄存器计数器序列信号发生器◆在数字系统测试和数字信号传输时，会用到一些串行的周期性数字信号，这种串行的周期性数字信号称为序列信号；◆序列信号是在时钟脉冲作用下产生的一串周期性的二进制信号；◆在序列信号的一个周期中，包含的二进制数据位数称为序列长度；◆能产生序列信号的电路称为序列信号发生器；◆序列信号发生器的设计分为两种情况：给定序列信号设计电路；给定序列长度设计电路；给定序列信号设计电路：◆对于给定的序列信号，设计发生器电路一般有两种结构：⏹计数型序列信号发生器；⏹移存型序列信号发生器；（1）计数型序列信号发生器◆计数型序列信号发生器的结构如图：◆计数型序列信号发生器特点是：所产生的序列信号的长度等于计数器的模值，并可根据需要产生一个或多个序列信号；计数型序列信号发生器的设计方法：◆首先构成与序列长度P相同的一个模P计数器；◆选择适当的数据选择器，把要产生的序列按规定的顺序加在数据选择器的数据输入端；◆地址输入端与计数器的输出端适当地连接在一起；◆还可以把输出序列作为计数器的输出，也就是在计数器的基础上增加一个输出函数，输出所需要的序列；例：计数器74161和数据选择器构成一个01100011序列发生器；◆由于序列长度P=8，74161构成模8计数器；◆数据选择器产生序列；◆如图：逻辑图：◆用74161及门电路构成的01010序列信号发生器及状态表◆在这里，Z的输出没有采用最简表达式Q0，是因为如果采用Q0，就会存在100变为101短暂的时刻在输出上出现毛刺（为什么？）（2）移存型序列信号发生器◆移存型序列信号发生器结构如图；◆它是以移位寄存器作为存储器件，移位寄存器的级数n应该满足2n大于等于序列长度；例：用移位寄存器构成的“00010111”序列信号发生器，该序列是左边0先输出，1最后输出。
◆序列信号长度为8，至少应该使用3位移位寄存器；◆我们把移位寄存器的工作状态列出来：序列发生器的状态转移表：例：用移位寄存器构成的“000101”序列信号发生器；◆给定的序列长度为6，因此，移位寄存器的位数应该大于等于3；◆如果选3，列状态转移表如右图所示：◆可以看出，当状态为010时，有两种转移：101和100；◆因此，必须增加移位寄存器的位数，取4；◆状态转移为：◆状态转移表◆逻辑图已知序列长度设计序列信号发生器：◆M序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成，其序列长度M＝2n-1；◆只有一个多余状态，即全0状态，所以称为最长线性序列码发生器；◆由于其结构已定型，且反馈函数和连接形式都有一定的规律，因此利用查表的方式就可以设计出M序列码发生器电路；◆部分M序列码的反馈函数F和移位寄存器位数n的对应见下页表；◆给定一个序列信号长度M，根据M＝2n-1求出n；相应的反馈函数F；◆M序列的反馈函数表：例：采用双向移位寄存器74194设计产生M=7的M序列码◆根据M=2n-1，确定n=3；◆再查表可得反馈函数F=Q2⊕Q3；◆在74194中是Q1⊕Q2逻辑图为：逻辑图修改为：7.3 序列信号发生器②利用全0 状态重新置数，从而实现自启动：◆设计M序列码发生器的关键在于查表获得反馈函数，在设计的时候需要注意全0项的处理；◆加全0 校正项和利用全0 状态置数可以保证电路的自启动性。
移位寄存器序列信号发生器
2021/2/2
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15
Q3Q2Q1Q0 F=1
1011
用移位寄存器实现序列信号发生器续
F=0
F=1
F=0
F=1
F=1
0111 1110 1101 1010 0101
步骤二：上面状态图存在移位特性，根据其移位特性求其反馈函数； Q3为串出；Q0为串入；反馈函数的输出即次态的串入
F
Q1Q0 00
Q3Q2
串行输入 CP
F（Q0，Q1， Q2，Q3）
D Q Q0 D Q Q1 D Q Q2
>CLK QN
>CLK QN
>CLK QN
D Q Q3 >CLK QN
串行输出
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用反馈移位寄存器实现环行计数器
ex4：用’194实现3位环行计数器 首先看环行计数器的状态机，是不是具有移位特性
Q2Q1Q0
最小风险设计，要对未用状态进行讨论；讨论的原则为，在不改变移位 特性的基础上，对位用状态的次态进行讨论
Q2Q1FQ=10 000
F=1 001
两个未用状态
F=1
F=1
101的次态应为01d；其中01
011
101
由移位特性所决定；d为反馈
函数所决定；选择d为1，这
F=1
样101次态为011
100
110
（最小成本设计） 步骤一：通过移位特性构建状态图（要求状态图中不能出现重复状态）；
如果选则两位： 10
01 11 11 10 …… 有重复状态，舍弃
如果选则三位： 101 011 111 110 101 010 有重复状态，舍弃
如果选则四位： 1011
序列信号发生器
2
1. 顺序脉冲发生器（1000…0类序列）
CLK Q0 Q1 Q2 Q3
1000
0001
0100
0010
有效状态
3
• 利用环形计数器器构成“1000”序列发生器
—— 注意自校正（环形计数器 ）
1000 0001
• 利用扭环计数器构成“11110000”序列发生器
—— 注意自校正（Johnson计数器 ） +5V
74x194
CLOCK
CLK
RESET_L
CLR
S1
S0
LIN
D
QD
Q0
C
QC
Q1
74x194的任何一位Q
B
QB
Q2
输出（如Q0）都可
A
QA
Q3
以实现“11110000”
RIN
序列。
6
3. 任意序列信号发生器
S0
S1
S2
Y=1
Y=1
Y=0
S5
S4
S3
Y=0
Y=0
Y=1
2、状态编码
000~101 表示 S0 ~ S5
8
3.1 利用D触发器设计一个110100序列信号发生器
3、列状态转换输出表
Q2Q1Q0 Q2* Q1* Q0* Y 000 0 0 1 1 001 0 1 0 1 010 0 1 1 0 011 1 0 0 1 100 1 0 1 0 101 0 0 0 0
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D0-D5作为输出，从而产生所需序列。
例：产生一个6位的序列信号 110100 （清零法）
序列信号发生器
EDA设计（二）VHDL语言实验报告实验名称：序列信号发生器姓名：学号：班级：实验时间：一、实验目的1、学会使用VHDL语言设计时序逻辑电路。
2、学会使用VHDL语言设计二进制加法器功能模块。
3、学会使用VHDL语言设计数据选择器功能模块。
4、学会用原理图法组成序列信号发生器。
二、实验内容1、分析4位二进制计数器74163的逻辑功能，用VHDL语言设计二进制计数器74163。
2、用VHDL语言设计8选1数据选择器。
3、用原理图法连接电路，设计31415926序列信号发生器。
4、通过仿真和下载验证设计电路的正确性。
三、实验原理1根据数电知识可以知道，74163计数器具有同步计数、同步清零、保持和同步置数的功能，而根据所学74163计数器功能可以知道CLK,CLR,LD,ENP,ENT具有优先级，当满足其一时，将执行相应的功能，因此，可以得到如下VHDL语言.2如此，74163计数器的VHDL语言完成，然后可以按“file→create/update→create symbol files for current file”步骤生成实物器件。
8选1数据选择器，其功能描述如下：输入端有3个端口为地址端口，8个为数据端口，一个输出端口。
根据3个地址端口给出的地址，输出端输出相应端口的数据。
实物器件中，数据端每个端口只能记载0或者1这俩个数据，而VHDL语言程序中，每个端口可以根据自己的需要，输出不同的数据。
如：此次实验要求输出π的8位有效数字，即31415926。
根据如上描述，可以得到如下程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity data_gen isport(clk:in std_logic;q:out std_logic_vector(3 downto 0));end data_gen;architecture rhl of data_gen isbeginprocess(clk)variable temp:std_logic_vector(3 downto 0);beginif clk'event and clk='1' thentemp:=temp+1;end if;case temp(2 downto 0) iswhen"000"=>q<="0011";when"001"=>q<="0001";when"010"=>q<="0100";when"011"=>q<="0001";when"100"=>q<="0101";when"101"=>q<="1001";when"110"=>q<="0010";when"111"=>q<="0110";end case;end process;end rhl;当上述程序写完时，可根据之前步骤生成相应的实物器件，然后再按如图方式连接，可得到如下输出波形：当完成上述步骤后，便可以进行上机仿真了。
序列信号发生器的原理
序列信号发生器的原理
序列信号发生器是一种用于产生不同形式的序列信号的设备。
它通常由时钟和计数器组成。
首先，时钟信号提供基准频率，它确定了信号的周期。
该频率可以通过调节时钟的振荡器来控制。
接下来，计数器根据时钟信号进行计数，并将计数值转换为相应的输出信号。
计数器通常是一个二进制计数器，它可以产生从0到最大计数值的序列。
在通常的序列信号生成中，我们可以使用计数器的输出进行进一步的处理，以产生所需的信号形式。
例如，我们可以使用逻辑门、数字锁存器、移位寄存器等来操作计数器的输出，以产生更复杂的序列信号。
序列信号生成器可以产生各种形式的序列信号，包括方波、正弦波、三角波、锯齿波等。
通过调节时钟频率、计数器设置和进一步的处理电路，我们可以获得所需的信号频率、振幅和波形。
总之，序列信号发生器是通过时钟和计数器以及进一步的处理电路来生成不同形式的序列信号的设备。
它广泛应用于信号检测、信号分析、通信系统等领域。
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100的次态，可以做如下的分 析——010：0由反馈函数而得 来；10由环行计数器状态机移 位特性而得来
串入
该状态机的移位方向为 Q2Q1Q0；其中D2为串行输入 端；而Q0为串行输出端
F=Q0
QD QC QB QA
串出
电子科技大学光电信息学院陈德军
时序逻辑设计与实现
寄存器 移位寄存器 反馈移位寄存器 序列信号发生器
寄存器
Registers：共时钟的若干个触发器构成寄存器
常见的触发器和所存器
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寄存器2
74X175 4位寄存器
电子科技大学光电信息学院陈德军
移位寄存器
Shift registers ：具有移位特性的寄存器
最小成本设计把未用状态的反馈函 数看成任意项；最小风险设计要对 未用状态的反馈函数进行讨论 电路图在下页
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用反馈移位寄存器实现扭环计数器续
串行输入 D Q
Q0
D
Q
Q1
D
Q
Q2
串行输出
>CLK QN CP
>CLK QN
>CLK QN
最小成本设计3位扭环计数器 ex6：design a 3-bit Johnson counter using shift register.（minimum risk） 最小风险设计，要对未用状态进行讨论；讨论的原则为，在不改变移位 特性的基础上，对位用状态的次态进行讨论 两个未用状态 Q2Q1Q0 F=1 F=1 F=1 F=1 101的次态应为01d；其中01 000 由移位特性所决定；d为反馈 001 011 101 函数所决定；选择d为1，这 样101次态为011 F=1 100 110 111 同理可设010的次态为101， 010 F=0 F=0 F=0 这样既不改变移位特性，也 使风险消除
QD QC QB QA
Function s1s0 Hold 00
Next state（QD* QB* QC* QA* ） QD QC QB QA QC QB QA RIN LIN QD QC QB DCBA
Shift right
Shift left
01
10
Load
双向并入并出移位寄存器
11
4、器件左移时，串行输入为LIN，串行输出为QA； 器件右移时，串行输入为RIN，串行输出为QD 5、s1s0通过构成多路复用器来实现功能变换
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用反馈移位寄存器实现扭环计数器续
F Q0 0 Q2Q1 00 1 接上页，求反馈函数 01 1 11 0 10 0 1
1
1 0 1 F=Q2‟+Q1„Q0 =（Q2 （Q1‟Q0）‘）’
串行输入
D
Q
Q0
D
Q
Q1
D
Q
Q2
串行输出
>CLK QN CP
>CLK QN
>CLK QN
QD QC QB QA
CLK CLR S1 S0 LIN D C B A RIN
QD QC QB QA
Serial output
Serial input
1 0
QD QC QB QA
Serial output
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用移位寄存器实现数据检测器
Ex3：design a serial data detector of „1011‟ using „194 and several gates.
最小风险设计的3位扭环计数器
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用移位寄存器实现序列信号发生器
Sequence generator：能够产生一个串行序列的状态机
实现方法1：feedback shift-register + feedback logic
实现方法2：counters +decode
Ex7：design a “101110” sequence generator；（minimum cost）
Second: find out the feedback logic F (反馈函数 的输出值其实就是次态串行输入值)； Third: find out the logic expression of F The last: circuit diagram F Q0 0 Q2Q1 00 d 01 11 10 0 d 0 1 1 d d d CP 1 1 0
F（Q0，Q1， Q2，Q3） Q0 Q1 Q2 Q3
Serial input
D
Q
D
Q
D
Q
D
Q
>CLK QN
CP
>CLK QN
>CLK QN
>CLK QN
Serial output
n-bit linear feedback shift-register counter = maximum length sequence generator
步骤一：通过移位特性构建状态图（要求状态图中不能出现重复状态）； 如果选则两位： 10 01 011 11 111 11 110 10 …… 有重复状态，舍弃 101 010 有重复状态，舍弃
如果选则三位： 101
如果选则四位： 1011 0111 1110 1101 1010 0101
没有重复状态，选用该状态机 转下页
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用移位寄存器实现序列信号发生器续
Q3Q2Q1Q0 F=1 1011
F=0 0111 F=1 1110 F=0 1101 F=1 1010 F=1 0101
步骤二：上面状态图存在移位特性，根据其移位特性求其反馈函数； Q3为串出；Q0为串入；反馈函数的输出即次态的串入 F
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移位寄存器的扩展
Ex2：implement a 8-bit shift register.
CP 1 0 Serial input
Ex1：design a 3-bit shift register.
CLK CLR S1 S0 LIN D C B A RIN
CLK CLR S1 S0 LIN D C B A RIN
Q1Q0 00 00 01 11 10 01 11 10
Q3Q2
d d 0 d
d 1 0
d 0 d 1
d d 1 1
F=Q3„Q1‟+Q3Q1
电路在下页； 请同学们完成最小风险设计！！
Hale Waihona Puke d电子科技大学光电信息学院陈德军
用移位寄存器实现序列信号发生器续
串行输入
D
Q
Q0
D
Q
Q1
D
Q
Q2
D
Q
Q3
串行输出
>CLK QN
100
F=0
110
F=0
111 F=0
1 0
d
1、choose a 3-bit shift-register 2、find out the logic expression of feedback logic „F‟ 根据移位特性可知：Q0端为串入； Q2为串出端； 某个状态的反馈函数的输出就等于 其次态串入的值； F=Q2‟
详情请参照计数器课件
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Feedback logic function？ State circle？ Transition/output table ？
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0
1
2
3
4
5
6 7
15，1
14
13
12
11
10
9
8
CLK CLR S1 S0 LIN D C B A RIN
>CLK QN
>CLK QN
>CLK QN
CP
最小成本设计的“101110”序列发生器
电子科技大学光电信息学院陈德军
用计数器实现序列信号发生器
Ex8：请用计数器‘163和多路复用器’151设计一个序列发生器，能够输出串 行序列“101110”； 步骤一：将‘163变成模为6的计数器；
步骤二：一个时钟（状态输出）对应一位的序列发生，通过组合逻辑完成这个转换；
用反馈移位寄存器实现扭环计数器
ex5：design a 3-bit Johnson counter using shift register. (minimum cost) Q2Q1Q0 F=1 000 F Q0 0 Q2Q1 00 1 01 11 10 d 0 0
F=1 001
F=1 011
1
1
步骤： CP 1 1 0 X
CLK CLR S1 S0 LIN D C B A RIN
1、待检测序列长度 为4，所以选择4位 移位寄存器；
QD QC QB QA
F
2、将待检测序列从状 态输出中解读出来； （组合逻辑）
选择左移
X为待检测序列，将之接在 串行输入端；状态输出（并 行输出）即近几个时钟脉冲 内串行输入的值；
Serial-in, serial-out
电子科技大学光电信息学院陈德军
移位寄存器芯片举例
电子科技大学光电信息学院陈德军
74X194介绍
功能介绍: 74X194 1、CLK：时钟，‘194为同步时序逻辑器件；
CLK CLR S1 S0 LIN D C B A RIN
2、CLR：synchronous reset；低电平有效； 3、s1s0为功能控制操作，具体如下：
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