基于FPGA的分频器设计研究

FPGA结课论文学院：专业：班级：姓名：目录1、引言 (3)2、2N分频器的设计 (3)3、任意整数N分频器的设计 (4)4、半整数分频器设计 (5)5、由分频方法直接获得秒脉冲的设计方法 (6)6、总结 (7)基于FPGA的分频器设计)1 引言分频器是数字系统中常用来对某个给定时钟的频率进行再分频，以得到所需之各种信号频率的常用基本电路之一。

广泛应用于工业控制中的变频需要，电声技术的转化等。

基于FPGA 实现的分频电路一般有两种方法：一是使用FPGA 芯片内部提供的锁相环电路，如 ALTERA 提供的 PLL（Phase Locked Loop），Xilinx 提供的 DLL（Delay Locked Loop）；二是使用硬件描述语言，如VHDL、Verilog HDL 等。

使用锁相环电路有许多优点，如可以实现倍频、相位偏移、占空比可调等。

但 FPGA 提供的锁相环个数极为有限，不能灵活满足使用要求。

而用硬件描述语言实现的分频电路消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、灵活可编程等优点。

2 2N分频器的设计分频系数为2N的分频器的实现最简单，可采用二进制加或减法计数器的设计来实现。

计数器可直接从Altera公司提供的宏功能模块LPM中调用，也可文本输入或原理图输入方式构成。

以一个4bit的二进制加法计数器为例进行分析说明。

以原理图输入方式设计四位二进制加法计数器如图1所示，经编译、时序模拟后得到仿真波形如图2所示：图1 四位二进制加法计数器图2 四位二进制加法计数器仿真波形从仿真波形可以看出分别由Q0、Q1、Q2、Q3得到的脉冲波形频率正是时钟信号CP的1/2、1/4、1/8和1/16。

亦即分频系数是2、4、8和16。

假设FPGA的CP所接石英晶体是20MHz，则不同引脚所得到的频率分别为10 MHz、5 MHz、2.5 MHz和1.25 MHz。

由上讨论推广可知，N位二进制计数器输出端的每一位输出信号其占空比为50%，从低到高排列分频系数正好为21、22、23、24……。

Nbit计数器可获得最高分频系数为2N。

3 任意整数N分频器的设计在很多情况下分频系数往往是任意正整数N，比如说7、10、1999等。

这时上面的方法就无法顺利达到设计要求。

整数分频器则非常方便的实现任意正整数N分频，其原理就是用计数值N可调的加法计数器设计对给定输入时钟信号完成N分频。

加法计数分频电路基本工作原理是先建立一个X位二进制加法计数器，而这个计数器的大小必须符合条件2X N才可以，X为计数器的位宽，N为分频系数。

当计数器在计数值为N 的瞬间，立刻复位至0。

这样在最高位输出端一个周期恰好是脉冲信号的N个周期，实现了N分频的目标。

以设计一个十分频电路为例，先建立一个四位二进制计数器，位宽是4bits(计数的默认范围是0~24-1=15)，不过将把这样的计数在计数值为10的瞬间，立即复位改变成0，主要描述进程如下：……port(clk,reset,en:in std_logic; qH:out std_logic);end counter10;architecture behavior of counter10 issignal count:std_logic_vector(3 downto 0);beginprocess(reset,clk)beginif reset='1' then----异步清零count(3 downto 0)<="0000";else if(clk'event and clk='1')thenif(en='1') then----同步使能if(count="1001") then-----计数在计数值为10的瞬间，立即复位改变成0count<="0000"; else count<=count+1;end if; end if; end if; end if;end process;qH<=count(3);----将计数最高位作为分频器输出端口end behavior;经编译、时序模拟后得到仿真波形如图3所示，由此可知时间轴为480ns~580ns范围，恰好是最高位输出qH的一个完整周期包含脉冲时钟信号CLK的十个周期。

所以qH输出就是将脉冲信号频率进行十分频的结果。

图3 十分频电路的仿真波形以上分频设计思路清楚简单，但波形占空比非50%。

如要获得波形占空比为50%的信号则需修改程序另增加电路解决[2][3][4]，可参考下面的半整数分频器的设计。

在此基础上如果把分频系数N作为电路外部可预置数处理，则构成数控分频电路[1]，在工业中广为应用。

4 半整数分频器设计在有些电路中要用半整数分频器这样的电路[5][6]。

比如由于时钟源信号为50MHz，而电路中需要产生一个20MHz的时钟信号，其分频比为2.5，因此整数分频将不能胜任。

半整数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。

分频系数为N-0.5的分频器电路可由一个异或门、一个模N计数器和一个二分频器组成。

在实现时，模N计数器可设计成带预置的计数器，这样可以实现任意分频系数为N-0.5的分频器。

图4给出了通用半整数分频器的电路组成。

采用VHDL硬件描述语言，可实现任意模N的计数器。

用原理图输入方式将模N逻辑电路、异或门和D触发器连接起来，便可实现半整数（N-0.5）分频器以及（2N-1）的分频。

现通过设计一个分频系数为2.5的分频器给出用FPGA设计半整数分频器的一般方法。

该2.5分频器由模3计数器、异或门和D触发器组成。

图4 通用半整数分频电路组成由于分频系数为2.5，先用整数N分频器设计方法设计一个可产生分频系数为3的分频器，也即模3计数器，并产生一个默认的逻辑符号COUNTER。

其输入端口为RESET、EN 和CLK；输出端口为QA和QB。

模3计数器VHDL描述结构与前面的N加减计数器的完全相同描述结构完全相同，所不同的仅仅是计数器的状态数。

故此处省略。

图5 2.5分频器顶层原理图将COUNTER、异或门和D触发器通过图5所示的电路逻辑连接关系，并用原理图输入方式调入图形编辑器，然后经逻辑综合即可得到如图6所示的仿真波形。

由图中QB与CP 的波形可以看出，QB会在CP每隔2.5个周期处产生一个上升沿，从而实现分频系数为2.5的分频器。

设CP为20MHz，则QB为8MHz。

因此可见，该电路不仅可得到分频系数为2.5的分频器（QB），而且还可得到分频系数为5，占空比为50%的分频器（Q）。

图6 2.5分频器仿真波形图5由分频方法直接获得秒脉冲的设计方法在数字系统设计中常常要用到秒脉冲信号，而硬件提供的信号源往往是振荡频率很高，通过VHDL程序设计可以用分频的方法很容易得到占空比为50%的秒脉冲信号。

假定时钟频率为XHz，周期则为1/X秒，要获取占空比为50%的秒脉冲，则要在0.5秒时发生高低转换，并且计数的脉冲个数N应满足N⨯1/X=0.5S。

例如，有一信号源频率是4MH Z，则X=4M，为了获得1H Z的秒脉冲信号，N=0.5⨯X=0.5⨯4⨯106=2⨯106，表明计数取值范围是0 to 1999999。

部分源程序如下：……process(clk)variable cnt:integer range 0 to 1999999; -----产生分频的取值范围variable X:std_logic;beginif(clk'event and clk='1')thenif cnt<1999999 then cnt:=cnt+1;else cnt:=0; x:=not x;end if; end if;q<=x;end process;end behavior;经编译、时序模拟后得到仿真波形如图7所示，由此可知时间轴为500ms~1.5s范围，恰好输出端q的一个完整周期是1s，占空比为50%。

此方法可以举一反三，关键在确定产生分频的取值范围。

图7 秒脉冲仿真波形图以上分频器设计采用杭州康芯电子有限公司开发的电子设计应用板(型号： KX-DVP3F）进行对系统的调试与功能验证。

利用ISE软件生成.sof或者.pof编程文件，通过USB下载器将编程文件配置到芯片中，实验结果显示波形稳定，分频系数完全达到设计要求。

通过修改源程序中的某些参数，即可改变分频系数，可移植性好，为电子设计者提供了方便可行的分频设计方法，改变了传统硬件分频成本高，不够灵活的现状。

6总结在数字逻辑电路设计中，分频器是一种基本电路。

我们常会遇到偶数分频、奇数分频、半整数分频等，在同一个设计中有时要求多种形式的分频。

通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频，实现较为简单。

但对半整数分频分频实现较为困难。

但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。

例如：时钟源信号为130MHz，而电路中需要产生一个20MHz的时钟信号，其分频比为6.5，因此根据不同设计的需要，本文利用Verilog硬件描述语言，通过ISE开发平台，设计了一种能够满足上述各种要求的较为通用的分频器。