《计算机组成原理》典型例题讲解
计算机组成原理例题
3.16. 在异步串行传送系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终止位。
若要求每秒传送120个字符,试求传送的波特率和比特率。
解：一帧包含：1+8+1+2=12位故波特率为：（1+8+1+2）*120=1440bps比特率为:8*120=960bps4。
7. 一个容量为16K ×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1K ×4位，2K ×8位，4K ×4位,16K ×1位，4K ×8位，8K ×8位解：地址线和数据线的总和 = 14 + 32 = 46根;选择不同的芯片时,各需要的片数为：1K ×4：（16K ×32） / (1K ×4) = 16×8 = 128片2K ×8:（16K ×32） / （2K ×8） = 8×4 = 32片4K ×4：（16K ×32） / （4K ×4） = 4×8 = 32片16K ×1：(16K ×32)/ (16K ×1） = 1×32 = 32片4K ×8:(16K ×32）/ (4K ×8） = 4×4 = 16片8K ×8:（16K ×32） / （8K ×8） = 2×4 = 8片4.11. 一个8K ×8位的动态RAM 芯片，其内部结构排列成256×256形式，存取周期为0.1μs 。
试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解：采用分散刷新方式刷新间隔为:2ms ，其中刷新死时间为：256×0。
1μs=25.6μs采用分散刷新方式刷新间隔为：256×(0。
《计算机组成原理》典型例题讲解
分析设计计算：1.CPU 结构如图1所示，其中有一个累加寄存器AC ，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1解：（1） a 为数据缓冲寄存器 DR ，b 为指令寄存器 IR ，c 为主存地址寄存器，d 为程序计数器PC 。
（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
（3） 存贮器读 ：M →缓冲寄存器DR →ALU →AC存贮器写 ：AC →缓冲寄存器DR →M2. 某机器中，配有一个ROM 芯片，地址空间0000H —3FFFH 。
现在再用几个16K ×8的芯片构成一个32K ×8的RAM 区域，使其地址空间为8000H —FFFFH 。
假设此RAM 芯片有/CS 和/WE 信号控制端。
CPU 地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W ，MREQ(存储器请求)，当且仅当MREQ 和R//W 同时有效时，CPU 才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。
（2）画出此CPU 与上述ROM 芯片和RAM 芯片的连接图。
解：存储器地址空间分布如图1所示，分三组，每组16K ×8位。
由此可得存储器方案要点如下：（1） 用两片16K*8 RAM 芯片位进行串联连接，构成32K*8的RAM 区域。
片内地址 ：A 0 ——A 13 ，片选地址为：A 14——A 15；（2） 译码使用2 ：4 译码器；（3） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（4） CPU 的R / /W 信 号与RAM 的/WE 端连接，当R // W = 1时存储器时，存储器执行写操作。
如图1图1CPU 与芯片连接如图2：图23. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM 区域，现在用一个SRAM 芯片（8K ×8位）形成一个16K ×16位的ROM 区域，起始地址为（2000）16 。
计算机组成原理课后习题讲解
CRC码循环左移，同时余数做如下变化：101111011110，共移3次；
A1位与1异或；
CRC码继续循环左移，同时余数做如下变化：110001010100101，共移4次，得到正确码。
Chp3 运算方法和运算部件
不限出错位数，则4位的G(X)只能实现差错，但无法纠错。 若余数为000，则CRC码正确。 若余数不为000，则CRC码错误。 3位余数只剩7个不同组合，而出错情况多达98种。无法区分出错的情况，也即无法纠错。
A1
A2
A3
A4
A5
A6
A7
余数
出错位
正确
1
1
0
0
1
0
1
000
错误
1
1
0
0
1
0
0
001
A7
1
1
0
0
1
1
1
010
A6
1
1
0
0
0
0
1
100
A5
1
1
0
1
1
0
1
101
A4
1
1
1
0
1
0
1
111
A3
1
0
0
0
1
0
1
011
A2
0
1
0
0
1
0
1
110
A1
Chp3 运算方法和运算部件
查错与纠错：
(1) 假设只有一位出错，则错误的CRC码为1101101，系统做如下处理：
3
S3=P3⊕D2⊕D3⊕D4⊕D8 ⊕ D9 ⊕ D10 ⊕ D11 ⊕ D15 ⊕ D16
计算机组成原理.各章例题
第一章计算机系统概论例1，冯·诺依曼机工作的基本方式的特点是什么?解：冯·诺依曼机工作的基本方式的特点是：按地址访问并顺序执行指令。
冯·诺依曼机工作原理为：例2，Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用的一项重要硬件技术。
现发展为多级cache体系，C. ______分设体系。
解：A. 高速缓冲B. 速度C. 指令cache与数据cache例3，完整的计算机应包括那些部分？解：完整的计算机应包括配套的硬件设备和软件系统。
例4，计算机系统的层次结构是怎样的？解：计算机系统的层次结构如图：第二章 运算方法和运算器例 1.设机器字长32位，定点表示，尾数31位，数符1位，问：(1)定点原码整数表示时，最大正数是多少？最大负数是多少？ (2)定点原码小数表示时，最大正数是多少？最大负数是多少？ 解：（1最大正数：数值 = （231 – 1）10最大负数： 数值 = -（231 – 1）10 （2）定点原码小数表示： 最大正数值 = （1 – 231 ）10最大负数值 = -（1–231 ）10例2.已知 x = - 0.01111 ，y = +0.11001， 求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补，x + y = ？ ，x – y = ？解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111[ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000所以： x + y = +0.01010 因为符号位相异，结果发生溢出例3.设有两个浮点数 N 1 = 2j1 × S 1 , N 2 = 2j2 × S 2 ,其中阶码2位，阶符1位，尾数四位，数符一位。
计算机组成原理习题问题详解解析汇报(蒋本珊)
第一章１．电子数字计算机和电子模拟计算机的区别在哪里？解：电子数字计算机中处理的信息是在时间上离散的数字量，运算的过程是不连续的；电子模拟计算机中处理的信息是连续变化的物理量，运算的过程是连续的。
２．冯·诺依曼计算机的特点是什么？其中最主要的一点是什么？解：冯·诺依曼计算机的特点如下：①计算机（指硬件）应由运算器、存储器、控制器、输入设备和输出设备五大基本部件组成；②计算机内部采用二进制来表示指令和数据；③将编好的程序和原始数据事先存入存储器中，然后再启动计算机工作。
第③点是最主要的一点。
３．计算机的硬件是由哪些部件组成的？它们各有哪些功能？解：计算机的硬件应由运算器、存储器、控制器、输入设备和输出设备五大基本部件组成。
它们各自的功能是：①输入设备：把人们编好的程序和原始数据送到计算机中去，并且将它们转换成计算机内部所能识别和接受的信息方式。
②输出设备：将计算机的处理结果以人或其他设备所能接受的形式送出计算机。
③存储器：用来存放程序和数据。
④运算器：对信息进行处理和运算。
⑤控制器：按照人们预先确定的操作步骤，控制整个计算机的各部件有条不紊地自动工作。
４．什么叫总线？简述单总线结构的特点。
解：总线是一组能为多个部件服务的公共信息传送线路，它能分时地发送与接收各部件的信息。
单总线结构即各大部件都连接在单一的一组总线上，这个总线被称为系统总线。
CPU 与主存、CPU 与外设之间可以直接进行信息交换，主存与外设、外设与外设之间也可以直接进行信息交换，而无须经过CPU 的干预。
５．简单描述计算机的层次结构，说明各层次的主要特点。
解：现代计算机系统是一个硬件与软件组成的综合体，可以把它看成是按功能划分的多级层次结构。
第０级为硬件组成的实体。
第１级是微程序级。
这级的机器语言是微指令集，程序员用微指令编写的微程序一般是直接由硬件执行的。
第２级是传统机器级。
这级的机器语言是该机的指令集，程序员用机器指令编写的程序可以由微程序进行解释。
(完整版)计算机组成原理作业讲解1-4章答案分解
1．1 概述数字计算机的发展经过了哪几个代？各代的基本特征是什么？略。
1．2 你学习计算机知识后，准备做哪方面的应用？略。
1．3 试举一个你所熟悉的计算机应用例子。
略。
1．4 计算机通常有哪些分类方法？你比较了解的有哪些类型的计算机？略。
1．5 计算机硬件系统的主要指标有哪些？答：机器字长、存储容量、运算速度、可配置外设等。
答：计算机硬件系统的主要指标有：机器字长、存储容量、运算速度等。
1．6 什么是机器字长？它对计算机性能有哪些影响？答：指CPU一次能处理的数据位数。
它影响着计算机的运算速度，硬件成本、指令系统功能，数据处理精度等。
1．7 什么是存储容量？什么是主存？什么是辅存？答：存储容量指的是存储器可以存放数据的数量（如字节数）。
它包括主存容量和辅存容量。
主存指的是CPU能够通过地址线直接访问的存储器。
如内存等。
辅存指的是CPU不能直接访问，必须通过I/O接口和地址变换等方法才能访问的存储器，如硬盘，u盘等。
1．8 根据下列题目的描述，找出最匹配的词或短语，每个词或短语只能使用一次。
（1）为个人使用而设计的计算机，通常有图形显示器、键盘和鼠标。
（2）计算机中的核心部件，它执行程序中的指令。
它具有加法、测试和控制其他部件的功能。
（3）计算机的一个组成部分，运行态的程序和相关数据置于其中。
（4）处理器中根据程序的指令指示运算器、存储器和I/O设备做什么的部件。
（5）嵌入在其他设备中的计算机，运行设计好的应用程序实现相应功能。
（6）在一个芯片中集成几十万到上百万个晶体管的工艺。
（7）管理计算机中的资源以便程序在其中运行的程序。
（8）将高级语言翻译成机器语言的程序。
（9）将指令从助记符号的形式翻译成二进制码的程序。
（10）计算机硬件与其底层软件的特定连接纽带。
供选择的词或短语：1、汇编器2、嵌入式系统3、中央处理器（CPU）4、编译器5、操作系统6、控制器7、机器指令8、台式机或个人计算机9、主存储器10、VLSI答：（1）8，（2）3，（3）9，（4）6，（5）2，（6）10，（7）5，（8）4，（9）1，（10）7计算机系统有哪些部分组成？硬件由哪些构成？答：计算机系统硬件系统和软件系统组成。
计算机组成原理例题
例3.1 假设总线的时钟频率为100MHZ ，总线的传输周期为4个时钟周期，总线的宽度为32位，试求总线的数据传输率。
若想提高一倍数据传输率，可采取哪些措施？ 解：根据总线时钟频率为100MHZ ，得 1个时钟周期为1/100MHZ=0.01us 总线传输周期为0.04us总线的宽度为32位=4B故总线的数据传输率为：4B/0.04us=100MBps措施：可以提高时钟频率。
可以增加数据线的宽度。
例3.2 在异步串行传输系统中，假设每秒传输120个数据帧，其字符格式规定包括1个起始位，7个数据位，1个奇校验位，1个终止位，试计算波特率？ 解：按题目意思，一帧包含 1+7+1+1=10位故波特率为：10*120bps=1200bps=1200波特例3.2 画图说明用异步串行传输方式发送8位十六进制数据95H 。
要求字符格式为：1位起始位，8位数据位，1位偶校验位，1位终止位？ 解：95H = 1001 0101B例3.2 在异步串行传输系统中，若字符格式规定包括1个起始位，8个数据位，1个奇校验位，1个终止位，假设波特率为1200bps ，求这时的比特率？解：按题目意思，传输一个字符，一共需要传输11位 数据，即有效率为8/11 故比特率为：1200 * 8/11 = 872.72bps例：假设CPU 执行某段程序时，共访问Cache 命中2000次，访问主存50次。
已知Cache 的存取周期为50ns ，主存的存取周期为200ns 。
求Cache-主存系统的命中率、效率和平均访问时间。
解：(1)Cache 的命中率为： 2000/(2000+50)=0.97 (2)平均访问时间：50*0.97+200*(1-0.97) = 54.5ns (3)访问效率： 50/54.5 = 91.7%设MAR 有32位,MDR 有8位,则存储单元的个数是多少,单个存储单元的容量是多少,总存储容量是多少? 个数 232=4G起始化D0 D1 D2 D3 D4 D5 D6 D7校验位 停止位0 1 0 1 0 1 0 0 1 0 1单个存储单元容量：1BYTE=8bit总存储容量4GB设主存储器容量为64K*32位，并且指令字长、存储字长、机器字长三者相等。
计算机组成原理典型例题解题参考
计算机组成原理典型例题解题参考1．设x = 2010×0.11011011，y = 2100×(-0.10101100)，按浮点运算步骤，求x + y。
（舍入采用“0 舍 1 入”法。
）解：为方便人工计算，设浮点数格式为：阶码 5 位，用双符号补码（即变形补码）表示，以便判断阶码是否溢出；尾数8 位，用双符号补码表示，便于规格化处理。
x、y均已规格化，它们的浮点表示为[x]浮= 00010，00.11011011[y]浮= 00100，11.01010100⑴求阶差并对阶[Ex]补- [Ey]补=[Ex]补+ [-Ey]补=00010 + 11100=11110=(-2)10所以，Ex＜Ey，Ex 应向Ey 看齐，即Ex加2，Mx右移 2 位，得[x]浮= 00100，00.00110110 (11)括弧中的11 即为保护位。
⑵尾数相加尾数相加时，保护位也参与00 . 0 0 1 1 0 1 1 0 (11)+ 11 . 0 1 0 1 0 1 0 011 . 1 0 0 0 1 0 1 0 (11)⑶规格化处理尾数运算结果的符号位与最高有效数字位相同，所以未规格化，应执行向左规格化处理，即尾数左移 1 位，同时，阶码减1，得00011，11.00010101(10)⑷舍入处理由于尾数是负数的补码，且保护位为10 ，按“0 舍1 入”法，应作舍去处理，结果为：00011，11.00010101⑸判溢出由于阶码两个符号位相同（为00），所以阶码未溢出，运算结果正确，即[x + y]浮= 00011，11.00010101x + y = 2011×(-0.11101011)2．设x=2100×(-0.11001101)，y=2101×(-0.01011010)，按浮点运算步骤，求x + y。
（舍入采用“0 舍 1 入”法。
）解：为方便人工计算，设浮点数格式为：阶码 5 位，用双符号补码（即变形补码）表示，以便判断阶码是否溢出；尾数8 位，用双符号补码表示，便于规格化处理。
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分析设计计算：1.CPU 结构如图1所示，其中有一个累加寄存器AC ，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1解：（1） a 为数据缓冲寄存器 DR ，b 为指令寄存器 IR ，c 为主存地址寄存器，d 为程序计数器PC 。
（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
（3） 存贮器读 ：M →缓冲寄存器DR →ALU →AC存贮器写 ：AC →缓冲寄存器DR →M2. 某机器中，配有一个ROM 芯片，地址空间0000H —3FFFH 。
现在再用几个16K ×8的芯片构成一个32K ×8的RAM 区域，使其地址空间为8000H —FFFFH 。
假设此RAM 芯片有/CS 和/WE 信号控制端。
CPU 地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W ，MREQ(存储器请求)，当且仅当MREQ 和R//W 同时有效时，CPU 才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。
（2）画出此CPU 与上述ROM 芯片和RAM 芯片的连接图。
解：存储器地址空间分布如图1所示，分三组，每组16K ×8位。
由此可得存储器方案要点如下：（1） 用两片16K*8 RAM 芯片位进行串联连接，构成32K*8的RAM 区域。
片内地址 ：A 0 ——A 13 ，片选地址为：A 14——A 15；（2） 译码使用2 ：4 译码器；（3） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（4） CPU 的R / /W 信 号与RAM 的/WE 端连接，当R // W = 1时存储器时，存储器执行写操作。
如图1图1CPU 与芯片连接如图2：图23. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM 区域，现在用一个SRAM 芯片（8K ×8位）形成一个16K ×16位的ROM 区域，起始地址为（2000）16 。
假设SRAM 芯片有/CS 和/WE 控制端，CPU 地址总线A 15——A 0 ，数据总线为D 15——D 0 ，控制信号为R / /W （读 / 写），/MREQ （当存储器读或写时，该信号指示地址总线上的地址是有效的）。
要求：（1） 满足已知条件的存储器，画出地址码方案。
（2） 画出ROM 与RAM 同CPU 连接图。
解 ：存储器地址空间分布如图1所示，分三组，每组8K ×16位。
由此可得存储器方案要点如下：0000 3FFF 8000 FFFF（5） 组内地址 ：A 12 ——A 0 （A 0为低位）；（6） 组号译码使用2 ：4 译码器；（7） RAM 1 ，RAM 2 各用两片SRAM 芯片位进行并联连接，其中一片组成高8位，另一片组成低8位。
（8） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（9） CPU 的R / /W 信 号与SRAM 的/WE 端连接，当R // W = 1时存储器执行读操作， 当R // W = 0时，存储器执行写操作。
如图2图1图24. 参见下图数据通路，画出数据指令“STA R 1,(R 2)”的指令周期流程图，其含义是将寄存器R 1的内容传送至（R 2）为地址的存贮单元中。
标出各微操作信号序列。
解：5. 用16K ×1位的动态RAM 芯片构成64K ×8位的存储器，要求：(1)画出该存储器组成的逻辑框图(2)设存储器的读写周期均为0.5μs ，CPU 在1μs 内至少要访问内存一次。
试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）根据题意，存储器总容量为64KB ，故地址线总需16位。
现使用16K ×1位的DRAM 芯片，共需32片。
芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如图所示，其中使用一片2：4译码器(2) 根据已知条件，CPU 在1μs 内至少需要访存一次，所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多，应采用异步式刷新方式比较PC O ，G ，AR iR / /W = 1 (读)R 1O , G , DR iDR O ，G ，IR iR 2O ，G ，AR iR / /W = 0 (写)合理。
DRAM存储器来讲，两次刷新的最大时间间隔是2ms.DRAM芯片读/写周期为0.5μs。
假定16K×1位的RAM芯片由128×128矩阵存储元构成，刷新时只对128行进行异步式刷新，则刷新间隔为2ms/128 =15.6μs，可取刷新信号周期为15μs .6.某16位机运算器框图如图所示，其中ALU为加法器，SA ,SB为锁存器，4个通用寄存器的读/写控制符号如下表所示：(1)请设计微指令格式（具体考虑控制字段，顺序控制字段只画框图）(2)“ADD R0,R1”指令完成（R0） + (R1) R1的操作，画出微程序流程图.解：(1)微指令格式如下：为锁存器打入信号，BLSB为SB送原码控制信号， /LSB为SB送反码控制信号； I为公共微程序信号(2)流程图如图:7. 某计算机的数据通路如图所示，其中M—主存， MBR—主存数据寄存器，MAR—主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D--暂存器， ALU—算术逻辑单元（此处做加法器看待），移位器—左移、右移、直通传送。
所有双向箭头表示信息可以双向传送。
请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。
该指令的含义是两个数进行求和操作。
其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。
解：“ADD （R1），（R2）+”指令是SS型指令，两个操作数均在主存中。
其中源操作数地址在R1中，所以是R1间接寻址。
目的操作数地址在R2中，由R2间接寻址，但R2的内容在取出操作数以后要加1进行修改。
指令周期流程图如图8. 下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。
已知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字长16位）。
设处理机指令格式为：17 10 9 0加法指令可写为“ADD X(R1)”。
其功能是（AC） + （（Ri）+ X）→AC1，其中（（Ri）+ X）部分通过寻址方式指向数据存贮器，现取Ri 为R1。
（1）请写出下列各寄存器的位数：程序计数器PC；指令寄存器IR；累加寄存器 AC0和AC1；通用寄存器R0—R3；指令存储器的地址寄存器IAR；指令存储器的数据缓冲寄存器IDR；数据存储器的地址寄存器DAR；数据存储器的数据缓冲寄存器DDR。
（2）试画出ADD指令从取指令开始到执行结束的指令周期流程图。
解：（1） PC=14位 IR=18位 AC0=AC1=16位 R—R3=16位 IAR=14位IDR=18位 DAR=16位 DDR=16位（2）加法指令“ADD X（Ri ）”是一条隐含指令，其中一个操作数来自AC，另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。
指令周期流程图如图3。
图39.某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信号见下表，a—j 分别对应10种不同性质的微命令信号。
假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。
解：（答案不唯一）为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。
经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：01 e 01 b直接控制10 f 10i4位2位2位10.设有一运算器数据通路如图2所示。
假设操作数a和b（补码）已分别放在通用寄存器R1和R2中，ALU有＋，－，M（传送）三种操作功能。
要求：（1）指出相容性微操作和相斥性微操作。
（2）用字段直接译码法设计适用此运算器的微指令格式。
图2解：（1）相斥性微操作有如下五组：移位器（R，L，V）ALU（+，-，M）A选通门的4个控制信号B选通门的7个控制信号寄存器的4个输入和输出控制信号相容性微操作：A选通门的任一信号与B选通门控制信号B选通门的任一信号与A选通门控制信号ALU的任一信号与加1控制信号五组控制信号中组与组之间是相容性的（2）每一小组的控制信号由于是相斥性的，故可以采用字段直接译码法，微指令格式如下：001 MDR→A 001 PC→B 01 + 01 R 1+1 0001 Pcout010 R1→A 010 R1→B 10 - 10 L 0010 Pcin011 R2→A 011 R1→B 11 M 11 V 0011 R1out100 R3 →A 100 R2→B 0100 R1in101 R2→B 0101 R2out110 R3→B 0110 R2in111 R3→B 0111 R3out1000 R3in【例】CPU的地址总线16根(A15—A0，A0为低位)，双向数据总线8根(D7—D0)，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平为读命令，低电平为写命令)。
主存地址空间分配如下：0—8191为系统程序区，由只读存储芯片组成；8192—32767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。
上述地址为十进制，按字节编址。
现有如下存储器芯片：EPROM：8K×8位(控制端仅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3∶8译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。
【解】主存地址空间分布如图所示。
根据给定条件，选用EPROM：8K×8位芯片1片。
SRAM：8K×8位芯片3片，2K×8位芯片1片。
3∶8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K×8位芯片还需加门电路译码。