EDA复习总结
EDA知识点汇总
第一章概述1.1EDA技术EDA(Electronic Design Automation)电子设计自动化EDA技术在硬件方面融合了…FPGA(field programmable gate array)现场可编程门阵列、CPLD(complex programmable logic device)可编程逻辑器件、编程下载技术、自动测试技术。
1.2硬件描述语言VHDL的英文全名是VHSIC(Very High Speed Integrated Circuit)Hardware Description Language.与Verilog相比，VHDL的优势：（1）语法比Verilog严谨，通过EDA工具自动语法检查，易排除许多设计中的疏忽。
（2）有很好的行为级描述能力和一定的系统级描述能力，而Verilog建模时，行为与系统级抽象及相关描述能力不及VHDL。
与Verilog相比，VHDL的不足：（1）VHDL代码比较冗长，在相同逻辑功能描述时，Verilog的代码比VHDL少许多。
（2）VHDL对数据类型匹配要求过于严格，初学时会感到不是很方便，变成耗时也较多；而Verilog支持自动类型转换，初学者容易入门。
（3）VHDL对版图级、管子级这些较为底层的描述级别，几乎不支持，无法直接用于集成电路底层建模。
1.4HDL综合（理解）综合（Synthesis），定义：把抽象的实体结合成单个或统一的实体。
综合环节：（1）从自然语言转换到VHDL语言算法标书，即自然语言综合。
（2）从算法标书转换到寄存器传输级（Register Transport Level,RTL）的表述，即从行为域到结构域的综合，即行为综合。
（3）从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合。
（4）从逻辑门表述转换到版图级表述（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
显然综合器是能自动将一种设计表述形式下那向另一种设计表述形式转换的计算机程序，或协助进行手工转化程序。
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第一章EDA技术概述图1-5应用于FPGA/CPLD的EDA开发流程2、综合分类：•从自然语言转换到VHDL语言算法表述，即自然语言综合；•从算法表述转换到寄存器传输级（RTL）表述，即从行为域到结构域的综合，即行为综合；•从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合；•从逻辑门表述转换到版图级表述（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
3、PLD分类：•已集成度分，一般可分为两大器件：A、低集成度芯片：早期出现的PROM、PAL、可重复编程的GDL都属于这类。
一般而言，可重构使用的逻辑门数大约在500门以下，简称为PLD;B、高集成度芯片：如现在大量使用的CPLD、FPGA器件，称为复杂PLD•从结构上可分为两大类器件：A、乘积项结构器件：其基本结构为“与一或阵列”的器件，大部分简单PLD 和CPLD都属于这个范围B、查找表结构器件：由简单的查找表组可编程门，再构成阵列形式，大多数FPGA是属于此类器件•第三种分类方法是从编程工艺上划分：熔丝型；反熔丝性；EPROM型；EEPROM型;SRAM型；RAM型；Flash型;4、MAX7000结构中包含有5个主要部分，即：逻辑阵列块、逻辑宏单元、扩展乘积项（共享和并联）、可编程连线阵列和I/O控制块。
• 逻辑宏单元：MAX7000的LAB由16个宏单元的阵列纟H.成。
MAX7000结构由多个LAB 组成的阵列及他们Z间的连线构成。
LAB通过可编程连线阵列（PIA）和全局总线连接在一起，全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。
输入信号：（1）来自作为通用逻辑输入的PIA的36个信号;（2）来白全局控制信号，用于寄存器辅助功能；1、FPGA/CPLD 器件和电路系统原理图/HDL文本编辑＜FPGA/CPLD _适配——器1JTAG方式下载2.针对SRAM结构的配置3.配器件编程FPGA/CPLD编程下载（3）从I/O引脚到寄存器的直接输入通道。
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1,用数据流描述方式应注意的问题是什么？1,X状态的传递问题2,限制问题数据流描述是建立在用并行信号赋值语句描述的基础上，当语句中一输入信号的只发生变化时，复制语句就被激活2,写B VHDL中描述始终上升沿，下降沿语句(一共8句) 下降沿：1,CLK='O' AND CLK'LAST_VALUE=”1”2,FALLING_EDGE(CLK)3,CLK，EVENT AND CLK=，O'4,CLK'EVENT AND(CLK='O')AND (CLK，LAST_VALUE=T)上升沿：1,CLK=，r AND CLK，LAST_VALUE=”O”2,RISING_EDGE(CLK)3,CLKEVENT AND CLK=，V4,CLK'EVENT AND(CLK=' 1')AND (CLK,LAST_VALUE=,O5)【选择】3,用原理图编辑层次化设计方法中将已设计好的功能模块包装成原件的命令式什么？FAIL—-CREAT/UPDATE—-CREAT SYMBOL FILE FOR CURRENT.FILE【选择】4结构体描述的是内部功能【选择】5不完整的IF语句实现什么样的逻辑电路？(时序电路)时序电路=组合电路+有储能元件组合电路=逻辑上输出总是当前输入状态的函数不完整的IF语句，默认将不完整的只锁存，股实现的是时'序电路【选择】6,信号的更新时什么时候完整的，跟进程用什么关系？信号的复制要有一个延时，只有在延时以后，才能更新，在进程中，所有信号复制操作几乎是在同事完成的，且是在执行到END PROCESS是才会发生当在进程中存在同一信号有多个复制源实际复制时是最接近END PROCESS的语句的信号【选择】7,对于数据类型中，看了一直接引用而不必声明的是哪一个？VHDI标准中规定标准库STD和工作库WORK是默认打开的BIT数据类型在STD中不必声明【选择】8波形文件的后缀名为.vmf； VHDL的文件名后缀是.vhd 【选择】9进行编译的要求哪三个名字是相同的？工程名，文件名，实体名【选择？】10, FPGA的结构和工作原理是什么？FPGA即现场可编程门阵列，是大规模可编程逻辑器件，结构为查找表逻辑结构，即可编程的查找表结构，大部分FPGA采用基子SRAM的查找表逻辑形成结构，就是用SRAM来构成逻辑函数发生器，一个N输入LUT可以实现N个输入变量的任何逻辑功能11, EDA的设计流程是什么？当中的综合是什么样的过程？当中的关系是否唯一？自顶而下：设计输入(原理图/HDL文本编辑)—- 综合—-FPGA/CPLD适配--时序与功能门级仿真—-FPGA/CPLU 编程下载--硬件测试(综合就是把抽象设计层次中的一种表示转化成另一种表示的过程)综合是将电路的高级语言转换成低级的，可与FPGA/CPLU的基本结构相映射的网表文件互程序，这种过程不是唯一的，综合的优化也不是单方向的【选择】12, EDA的设计当中，CPLU的设计流程是什么？原理图/HDL文本编辑输入--功能仿真--综合优化一一一一综合后仿真一一一一实现一一一一时序仿真及验证一一调试与加载配置【选择】13, CPLU通过什么样的逻辑实现它的逻辑功能？CPLU是基于乘积项的可编程结构实现基逻辑功能，FPGA 可编程的查找表结构【选择】14, IP核设计当中，软IP核是用VHDL 等硬件描述语言的功能块，并不涉及用什么具体电路元件实现这些功能固IP核是完成了综合的功能块，硬IP核提供设计的最终阶段产品【选择】15,信号可不可以带进程？为什么？信号可以带进程，在整个结构体内的任何地方都能适用，变量VARIABLE只能在定义的进程中使用【选择】16, WORK工作库，IEEE,常用资源库，STD, VHDL标准库【选择】17在状态机编码中，以为热吗编码方式就是用几个触发器来实现具体几个状态的状态机，所用触发器最多【名词解释】18, LPM参数可设置模块库；RTL: 寄存器传输级IEEE：常用资源库的设计库名；LAB：逻辑阵列块ASIC:主要指用于某一专门用途的集成电路器件19,7段共阴极，LED段译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY VECLTS ISPORT LA:IN STD_L0GIC_VECT0R(5DOWNTO 0);LEDTS:OUT STD_L0GIC_VECT0R(6 DOWNTO 0);END;ARCHITECTURE ONE OF VELTS ISBEGINPROCESS(A)BEGINCASE A ISWHEN”0000”=>LEDTS<=”0111111”；WHEN”0001”=>LEDTS<=”0000110”；WHEN”0010”=>LEDTS<="1011011”；WHEN”0011 ”=>LEDTS<=" 1001111”；WHEN”0100”=>LEDTS<="1100110”；WHEN”0101”=>LEDTS<="1101101”；WHEN”0110”=>LEDTS<=" 1111101”；WHEN”0111 ”=>LEDTS<=”0000111 ” ；WHEN” 1000”=>LEDTS<=” 1111111”；WHEN” 1001 ”=>LEDTS<=" 1101111 ” ；WHEN''1010''=>LEDTS<=''1110111";WHEN''1011''=>LEDTS<="1111100";WHEN''1100''=>LEDTS<="0111001";WHEN”1101”=>LEDTS<="1011110”；WHEN” 1110”=>LEDTS<=" 1111001 ” ；WHEN"1111"=>LEDTS<="1110001";WHEN OTHERS=>NULL;END CASE;END PROCESS;ENDL;FPGA的配置文件又分为bit文件和mcs文件，bit是通过JTAG接口进行配置的，mcs文件是通过SPI或BPI 接口进行配置的。
EDA复习要点
第1章 EDA技术概述1. EDA：EDA(Electronic Design Automation)电子设计自动化，EDA技术依赖于强大的计算机，在EDA工具软件平台上，对以HDL(Hardware Description Language--硬件描述语言)为系统逻辑描述手段完成的设计文件，自动完成逻辑化简、逻辑分割、逻辑综合、结构综合(布局布线)，以及逻辑优化和仿真测试等项功能，直至实现既定性能的电子线路系统功能。
2. EDA的设计输入有：图形输入方式：原理图输入，状态图输入；HDL文本输入：VHDL，Verilog3. 常用缩写FPGA(Field Programable Gate Araay)CPLD(Complex Programmable Logic Device)ASIC(Application Specific Interated Circuit)SOC(System on a Chip)SOPC(System-on-a-Programmable-Chip)HDL(Hardware Description Language)IP(Intellectual Property)CAD(Computer Aided Design)CAM(Computer Aided Manufacturing)CAT(Computer Aided Test)CAE(Computer Aided Engineering)CAA(Computer Aided Analysis)4．综合(Synthesis)：将用行为和功能层次表达的系统转换成低层次的便于具体实现的模块组合装配过程。
整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。
5．适配：适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。
EDA复习要点
EDA复习要点
1、深入了解自顶向下设计的概念
VERILOG C
2 、了解PLD结构的“与——或”阵列，能根据要求在“与——或”阵列结构上编程
3、FPGA和CPLD的在结构上的区别，编程下载上的区别
4、端口模式定义（注意赋值上的区别），信号定义（重点是wire和reg）
5、赋值语句assign 进程语句always@()
6、并行和顺序执行
7、块语句beigin….end 和fork….join
8、条件语句case和if 条件语句的不完备性
9、阻塞赋值和非阻塞赋值
10、元件例化
11、进程语句中对同一信号进行多次驱动
12、三态端口和双端口
13、同步加载和复位以及异步加载和复位
14、分频设计（编程）
15、给出状态图，编写有限状态机程序
16、数据类型（整型寄存器型）
资源优化和速度优化
条件编译
18、$display $strobe $monitor
Initial
延时
时钟信号的产生
仿真程序的编写。
EDA基础知识复习要点
EDA基础知识复习要点EDA（探索性数据分析）是指对数据集进行初步的探索，以了解数据的特征、相互关系和隐藏的模式。
它是数据分析的重要环节，可以帮助我们发现数据中的特殊特征、异常值和缺失值，为后续的建模和决策提供基础。
下面是EDA基础知识的复习要点。
1.数据集的基本情况-数据集的大小和维度：了解数据集包含的样本数量和特征数量。
-数据类型和缺失值：检查每个特征的数据类型并确定是否存在缺失值。
-数据的摘要统计信息：计算每个特征的基本统计指标，如均值、中位数、标准差等。
-数据可视化：使用直方图、箱线图、散点图等可视化工具来展示数据的分布和异常值。
2.数据的清洗和预处理-处理缺失值：根据缺失值的情况选择适当的方法填充或删除缺失值。
-处理重复值：检查是否存在重复的样本或特征，并根据需要删除或合并重复值。
-异常值处理：通过设定阈值或使用统计方法来检测和处理异常值。
-标准化和归一化：对于数据集中的数值型特征，可以进行标准化或归一化处理，使其具有相同的尺度。
3.特征工程-特征选择：根据特征的重要性和相关性选择最相关的特征，减少特征的维度。
-特征构建：使用原始特征衍生出新的特征，例如添加多项式特征、交互特征等。
4.数据探索-变量间的关系：分析变量之间的相关性和因果关系，帮助了解特征之间的影响。
-群组分析：将数据集中的样本划分为不同的组群，发现数据的内在结构和模式。
-关键性因素：识别影响特定结果的重要因素，找到数据集中的关键趋势和影响因素。
5.可视化分析-直方图：显示定量变量的分布情况，帮助了解数据的偏态和尾部情况。
-箱线图：显示定量变量的中位数、上下四分位数和异常值，有助于观察数据的离散情况。
-散点图：显示两个变量之间的关系，帮助检测变量之间的线性关系或异常值。
-折线图：显示变量随时间变化的趋势，用于分析时间序列数据。
6.结果解释和报告-对EDA结果进行总结和解释，包括数据集的特点、重要特征、异常值等。
-以清晰和可视化的方式呈现结果，如使用图表、表格等形式。
EDA技术复习资料(完全版)
EDA技术复习资料一、填空1、EDA设计流程包括设计准备、设计输入、设计处理、和器件编程序四个步骤。
2、EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。
3、EDA的设计输入主要包括文本输入方式、图形输入方式、和波形输入方式。
4、文本输入是指采用硬件描述语言进行电路设计的方式。
5、功能仿真实在设计输入完成以后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。
6、时序仿真实在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又被称为后仿真或延时仿真。
7、当前最流行的并成为IEEE标准的硬件描述语言包括VHDL、和VERILOG HDL。
8、EDA工具大致分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、以及下载器等五个模块。
9、IEEE于1987年将VHDL采纳为IEEE#1076标准。
10、用VHDL语言书写的源文件。
即是程序又是文档，即是工程技术人员之间交换信息的文件，又可作为合同签约者之间的文件。
11、用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能快独立存在和独立运行。
12、VDHL设计实体的基本结构由库、程序包、实体、结构体和配臵等部分构成。
13、实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。
14、根据VHDL语法规则，在程序中使用的文字、数据对象、数据类型都需要预先定义。
15、VHDL的实体由实体声明部分和结构体组成。
16、VHDL的实体声明部分制订了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。
17、VDHL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。
18、在VHDL的端口声明语句中，端口方向包括IN、OUT、INOUT和BUFFER。
19、VHDL的数据型文字包括整数文字、实数文字、以数制基数表示的文字和物理量文字。
EDA知识点汇总
EDA知识点汇总
一、VHDL基本概念
1、VHDL概念
VHDL（VHSIC（Very High Speed Integrated Circuit）Hardware Description Language）是用于描述硬件结构的高级语言，也是一种数字
系统设计语言，可以描述系统的逻辑结构，数据流，与特定硬件的映射实现，包括模块化，可重用，可综合和可测试特性，是精密，功能强大，拥
有仿真功能的高级硬件描述语言。
2、VHDL的作用
VHDL是一门语言，用它描述数字系统，使用它可以实现在抽象结构
与物理实现间的转换，也就是说VHDL把模型描述作为数字逻辑设计的一
部分，它把数字电路设计与电路的描述分离，实现了电路的抽象化，VHDL
作为一个设计语言，它既可以描述电路，也可以用于设计新的电路
3、VHDL的基本结构
VHDL由三部分组成，包括类型定义部分，声明部分，以及功能实现
部分；
（1）类型定义部分
类型定义部分提供了VHDL语言中的语法，包括数据类型、常量声明、变量声明、信号声明、类型定义等。
（2）声明部分
声明部分提供了用于定义数据类型和信号的描述，包括定义数据类型、变量声明、信号声明等。
（3）功能实现部分
功能实现部分描述了如何将信号和变量连接起来形成所需的逻辑功能。
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一．名词解释EDA 电子自动化设计electronic design automationFPGA 现场可编程门阵列field programmable gate arrayCPLD 复杂可编程逻辑器件complex programmable logic deviceASIC 特定用途集成电路application specific integrated circuitIP 知识产权intellectual propertySOC 片上系统system on a chipFSM 有限状态机finite state machineMPW 多用途晶圆multi project waferDSP 数字信号处理器digital signal processorMCU 微程序控制器micro control unitHDL 硬件表述语言hardware description languageVHDL 超高速集成电路硬件描述语言very high speed integrated circuit hardware description language二．简答题1.top-down方法：从系统硬件的高层次抽象描述向低层次物理描述的一系列转化过程。
从顶向下设计由功能级，行为级描述开始；寄存器传输（RTL）级描述为第一个中间结果，再将RTL级描述由逻辑综合网表或电路图；利用EDA工具将网表自动转换换成目标文件下载到现场可编程门阵列|复杂可编程逻辑器件或通过自动布局布线设计成专用集成电路，从而得到电路与系统的物理实现。
2.逻辑综合主要通过综合工具，依据设计人员设定的时序，面积等约束条件，将与工艺无关的RTL级的电路逻辑描述程序，转化为与工艺相关的电路，是将程序设计转化为硬件实现的重要环节。
3.简述可编程器件与ASIC在设计应用成本等方面的优缺点面向可编程逻辑器件的设计其设计投入资金小，风险小，开发周期短，调试灵活，易学易用，而ASIC设计的设计资金投入大，流片费用都很昂贵，研发投片制作其有一定的失败风险，且其开发周期较长，调试改动设计都比较困难，不过，产品进入大批量生产后，ASIC 成品的成本往往低于可编程器件成本。
4.top-down过程分为：行为级描述，寄存器传输(RTL)级描述,逻辑综合，物理实现。
5.VHDL描述方式：行为级描述，RTL级描述方式，结构级描述方式。
6.仿真过程：行为级仿真，RTL仿真，门级仿真，后仿真。
7.Top-down设计方法特点：1）在系统设计早期就能发现设计中存在的问题，并尽可能在早期设计阶段就能解决问题。
2）自动化8.top-down优势1）在系统设计早期发现设计中存在的问题，提高设计的一次成功率。
2）大大缩短了系统设计的周期，减少系统开发所耗用的时间。
3）易于系统划分和项目管理，使几十万乃至几百万的大规模复杂数字电路的设计成为可能。
4）设计效率提高，可减少设计人员。
5) 通过设计共享，避免重复设计。
9.HDL：指电子技术高层设计阶段中所采用的硬件描述语言。
特点：1、HDL以行为级描述见长，它能从比较抽象的角度描述电子实体的行为，能够进行早期仿真。
2、HDL能够进行结构化描述，它能从具体的角度描述电子实体结构，便于存档，便于共享。
3、HDL具备了从比较抽象到比较具体的多个层面上进行混合描述能力，降低了硬件电路设计难度。
4、既能被仿真又能被综合。
10.VHDL特点：1）通用型好，适用面广2）重用性好3）可靠性好4）以行为级描述见长。
11.IP分为软核，硬核，固核软核：第二阶段，寄存器级设计结果，且经过RTL级仿真验证。
通常以HDL语言形式提交。
固核：第四阶段，经过FPGA实物验证的设计结果。
通常以门级网表的形式提交。
硬核：第四阶段，经过ASIC工艺验证的设计结果。
通常以版图的形式提交。
三者的价值：从FPGA角度看固核最有价值从ASIC角度看硬核最有价值软核则由于它与工艺和器件均无关，具有高度灵活性，从而具有独特价值。
固核硬化：将固核转化为硬核。
硬核软化：因为硬核必须用过交换或出售才能实现价值最大化。
而在硬核交换过程中，为了保护硬核知识产权，IP提供者往往将硬核以黑匣子形式提供给用户，同时能将硬化软化，即采用硬件描述语言对硬核的功能进行行为级描述，通过使用该行为级描述，在保护匣子具体内容的同时，仍可进行IP仿真。
12.FPGA/CPLD在EDA中具有重要作用1）VHDL程序用过FPGA/CPLD可以得到EDA设计的最终产品，在产品数据较小时快速占领市场。
2）VHDL程序通过FPGA/CPLD验证可以形成固核具有一定商品价值。
3）VHDL程序的FPGA/CPLD验证试验是一种ASIC设计的硬件仿真工具。
13.并行语句和顺序语句在使用上有哪些差异：1）并发语句只能够出现在并发语句结构中，如结构体，BLOCK等，并发语句的执行与其在程序中的书写顺序无关；2）顺序语句只能够出现在顺序语句结构中，如PROCESS，过程，函数等结构中，其执行与书写顺序相关，写在前面的语句先执行，写在后面的依据后执行。
14.数据类型是用标示符表征某个或某个数值的集合，数据类型按照定义可分为标准预定义数据类型和用户自定义数据类型，还有用户自定义数据类型。
在VHDL中若某个对象被声明为某种类型，其值必须在该数据类型所限定的取值范围之中，且只有相同的数据类型才能做赋值或运算，不同数据类型的数据必须通过类型转换一致后，才能运算。
故说VHDL语言是强数据类型的描述语言。
15.描述行为语言：信号赋值语言，进程语句，子程序，块语句，断言语句。
描述结构语句：元件语句（COMPONENT），生成语句（GENERA TE），参数说明语句（GENERIC）16.并行信号赋值语句：一般信号赋值，条件信号赋值，选择信号赋值。
17.什么是EDA？EDA技术是一种以计算机为基本工作平台，利用计算机图形学，拓扑逻辑学，计算数学以及人工智能学等多种计算机应用学科的最新成果而开发出来的一整套软件工具，是一种帮助电子设计工程师从事电子元件产品和系统设计的综合设计，电子设计自动化技术，方法一般采用自顶向下的设计方法，也叫正向设计，它是针对传统的自底向上的设计方法而提出的。
18.什么是IP核？学习VHDL与掌握IP核技术的关系四什么？IP核是具有知识产权的集成电路芯核的简称，其作用是把一组拥有知识产权的电路设计集合在一起，构成芯片的基本单位，以供设计时“搭积木”之用。
19.信号赋值语句在进程做并行语句，并发执行，与语句所处位置无关。
信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处位置无关。
信号赋值语句符号为“<=”变量赋值符号位”:=”用于信号赋值动作，不立即生效用于变量赋值动作，会立即生效20.Active—HDL软件工具对VHDL程序进行仿真方法有哪些?利用Active—HDL软件工具对VHDL程序进行仿真时，常用的三种仿真方法：1）用图形化界面加激励（或手动测试加激励）方法简单，常用于初学者或简单的小程序仿真。
2）编写测试平台文件（或编写testbench)的仿真方法可以方便地使用VHDL编写做激励文件。
常用于工程设计实践，尤其适用于需要反复多次仿真或测试激励的跨平台移植。
3）编写宏文件的仿真方法用命令行，批处理文件方式编写激励，常用于需要多次仿真时，一次性编写激励，多次仿真时反复使用。
21.进程的“敏感信号”，也称敏感表，是进程的激活条件，可由一个信号或多个信号组成之间用“，”隔开。
当敏感信号表中的任意一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕后，进程即进入等待挂起状态，直到下一次敏感表中的信号有时间发生，进程再次被激活，如此循环往复。
22.VHDL程序的组成部分包括哪些？实体：描述设计单元的外围接口信号和内部参数。
构造体：描述设计单元的内部结构和逻辑行为。
配置：为设计单元从多个构造体中选择合适的构造体或从库中选取合适的元件以便于进行设计单元的仿真或综合。
程序包：存放各设计模块都能共享的数据类型，常熟和子程序。
库：存放已经编译了的元件和程序包，以便在设计单元中使用，库可由系统工程师的自信设计或由ASIC芯片制造商提供。
23.端口方向有哪几种？端口：In：输入端口，在设计单元内部只可读，在设计单元内不可对其赋值。
Out：输出端口，在设计单元内部只可写，不可反馈至设计单元内部作逻辑电路的输入型号。
Inout：输入通道和输出通道共享引脚的双向端口，在设计单元内部分时可读可写，需要控制信号控制何时读，何时写，输入和输出通道不能同时有效。
Buffer：缓冲输出端口，可反馈至设计单元内部作为逻辑电路的输入信号，故可在设计单元内部可读可写。
Linkage：链接端口，无指定方向，可以与任意方向信号链接。
24.VHDL有哪几种描述方式？分别用于什么场合？逻辑综合：在top-down流程中，EDA软件可以将源程序自动转换为描述底层逻辑门互联关系的门级网表，从而与最终的可编程器件或ASIC硬件实现相对应。
行为级描述方式是抽象程度最高的电路建模方式，源程序主要描述电路的输出端口随输入变化而变化规律，程序描述贴近人类高级语言，不可被综合。
寄存器级通过描述数据从输入到输出的运算处理按时了电路结构综合。
结构描述方式是层次化设计思想的体现，是描述电路硬件连接的建模方式，源程序可否被综合，依赖被调用元件可综合否。
25.什么是数据对象？常用的数据对象有哪些几种？常用数据对象:信号，变量，常量在VHDL程序中凡是可以被赋值的对象称为数据对象。
26.信号延时有哪几种？它们有何异同？信号延时：传播延时：直接模拟导线上信号的延时。
任何信号传入导线的一段，经过一段延时信号必须从导线另一段输出。
惯性延时：模拟某类元件的延时特征，信号传入软件后，在指定时间内输入信号必须保持不变，元件的输出端才会有响应。
27.什么是数据类型？它可以分为哪几大种？每一种类型中包括哪些具体类型？数据类型：标准数据类型，用户自定义数据类型，用户自定义子类型。
标准数据类是在VHDL预定义库中定义的数据类型，在使用时不需要作参考库和程序包申明。
位、矢量位、整数、自然数。
正整数、实数、布尔量、字符、字符串、时间、错误等级。
用户自定义数据类型：在VHDL中用户还可以自己定义所需数据类型。
语法格式：Type <数据类型> Is 数据类型定义；枚举类型、数组类型、存取类型、文件类型、记录类型、时间类型。
用户自定义子类型：用户自定义的子类型，是对已定义数据类型取值范围加以限制得到的子集。
语法格式：SUBTYPE <子类型名> IS 原数据类型名[范围]28.VHDL中操作符主要有哪几类？它们都分为哪些主要元素？逻辑运算符：not(非) and(与) or(或) nand(或与) nor(或非) xor(异或)算数运算符：+ - * / MOD(求模) REM(取余) * *(指数) ABS(取绝对值)关系运算符：= /= < > <= >=并置运算符：& 用于位链接。