CAD-八位全加器解读
8位全加器设计
实验报告
系别电子信息工程系课程名称《EDA技术及其应用》实验
班级1班实验名称8位全加器设计
姓名×××实验时间××××年××月××日
学号××××××××指导教师×××
报告内容
一、实验目的和任务
学习使用QuartusⅡ9.0软件，熟悉EDA设计流程。
学习用图形输入法设计八位全加器，并对其进行分析和测试。
二、实验原理介绍
学习用四位全加器设计八位全加器，第1片74283（四位全加器）的进位输出信号应该和第2片74283的进位输入信号相连。
三、设计代码、仿真波形及分析
任务1：学习使用QuartusⅡ软件，熟悉EDA设计流程（主要为软件设计部分）。
步骤：
编辑输入图形、编译设计文件、仿真设计文件
仿真波形如下图所示：
任务2：硬件验证8位全加器的功能。
步骤：
引脚锁定、编译、下载、硬件测试
可选实验电路模式1；
键2、键1和键3、4分别负责输入两个加数A和B；且能在数码管1、2和3、4上显示；两个加数的和在数码管5、6显示；发光管D1显示进位输出。
编译下载后进行硬件测试；
实验室演示
四、实验结论与心得。
EDA技术实用教程 设计8位全加器
END IF;
END PROCESS;
END BHV;
4. h_adder
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT ( a , b : IN STD_LOGIC ;
co, so : OUT STD_LOGIC );
component or2a
PORT ( a , b : IN STD_LOGIC ;
c : OUT STDຫໍສະໝຸດ LOGIC );END component ;
component CNT4
PORT ( CLK : IN BIT ;
Q : BUFFER INTEGER RANGE 7 DOWNTO 0);
END component ;
signal d,e,f : std_logic;
begin
u1:h_adder port map (a=>ain, b=>bin, co=>d,so=>e);
u2:h_adder port map (a=>e, b=>cin, co=>f,so=>sum);
u3:or2aport map (a=>d, b=>f, c=>cout);
ENTITY E_adder IS
PORT ( CLK1,LOAD1: IN STD_LOGIC ;
A :IN STD_LOGIC_VECTOR(7 DOWNTO 0):="00000000";
B :IN STD_LOGIC_VECTOR(7 DOWNTO 0);
COUNTOUT,E : OUT STD_LOGIC );
8位全加器课程设计报告
8位全加器课程设计报告一、课程目标知识目标：1. 学生理解8位全加器的基本概念，掌握全加器的逻辑结构和工作原理；2. 学生掌握8位全加器的电路图绘制方法，能分析并解释全加器中各个部分的作用；3. 学生了解8位全加器在计算机运算中的应用，理解其重要性。
技能目标：1. 学生能够运用所学知识，独立完成8位全加器的电路图设计；2. 学生能够运用逻辑门电路，搭建8位全加器电路，并进行功能验证；3. 学生能够通过实际操作，提高解决问题的能力和团队协作能力。
情感态度价值观目标：1. 学生培养对电子技术课程的兴趣，激发学习热情；2. 学生在学习过程中，树立正确的科学态度，注重实践，勇于创新；3. 学生通过团队合作，培养沟通与协作能力，增强集体荣誉感。
课程性质分析：本课程为电子技术课程的一部分，重点在于让学生掌握8位全加器的原理和应用，培养实际操作能力。
学生特点分析：八年级学生具有一定的电子技术基础，对电路有一定的了解，但可能对全加器的理解尚浅，需要通过具体实例和操作来加深理解。
教学要求分析：本课程要求教师以理论与实践相结合的方式进行教学，注重培养学生的实际操作能力和团队协作能力。
在教学过程中，关注学生的个体差异，给予个性化指导，确保课程目标的实现。
通过本课程的学习，学生能够达到上述具体的学习成果。
二、教学内容1. 引言：介绍全加器在数字电路中的重要性，回顾一位全加器的基本原理，引出8位全加器的研究意义。
2. 理论知识：a. 8位全加器的定义和功能；b. 8位全加器的逻辑结构，包括加法器、进位发生器和进位传递部分；c. 8位全加器的真值表和逻辑表达式。
3. 实践操作：a. 8位全加器电路图的绘制；b. 利用集成电路芯片搭建8位全加器电路；c. 电路功能测试及故障排查。
4. 应用拓展：a. 8位全加器在计算机运算中的应用案例；b. 探讨8位全加器与其他数字电路模块的组合应用。
教学大纲安排：第一课时：引言及理论知识（1、2a）第二课时：理论知识（2b、2c）第三课时：实践操作（3a、3b）第四课时：实践操作（3c）第五课时：应用拓展（4a、4b）教材章节关联：本教学内容与教材中“第十章 数字电路及其应用”相关，涉及全加器部分的内容，与教材中的理论知识和实践操作相结合，确保学生能够系统地学习和掌握8位全加器的相关知识。
8位全加器
目录一、设计目的和要求 (1)1.课程设计目的 (1)2.课程设计的基本要求 (1)3.课程设计类型 (1)二、仪器和设备 (1)三、设计过程 (1)1.设计内容和要求 (1)2.设计方法和开发步骤 (2)3.设计思路 (2)4.设计难点 (4)四、设计结果与分析 (4)1.思路问题以及测试结果失败分析 (4)2.程序简要说明 (5)五、心得体会 (9)六、参考文献 (9)一、设计目的和要求1.课程设计目的设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。
2.课程设计的基本要求全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。
课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。
3.课程设计类型EDA课程设计二、仪器和设备PC机、MAX+plusⅡ10.2软件三、设计过程1.设计内容和要求方法一：1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真方法二：1. 原理图输入完成一个四位全加器的设计2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真2.设计方法和开发步骤加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
原理图输入设计8位全加器
原理图输入设计8位全加器一、实验目的掌握运用MAX+plusII原理图编辑器进行层次电路系统设计的方法。
进一步熟悉利用MAX+plusII进行电路系统设计的一般流程。
掌握8位全加器原理图输入设计的基本方法及过程。
二、实验原理一个8位全加器可以由8个1位全加器构成，加法器间的进位可以以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相连接。
而一个1位全加器则可由实验一包装元件入库得到。
实验步骤1、为本项设计建立文件夹2、输入设计项目和存盘根据8位全加器原理图输入设计8位全加器。
并另存（Save As）在为本设计建立的文件夹中。
3、将设计项目设置成工程文件将8位全加器设置为工程文件。
4、选择目标器件并编译首先在Assign选项的下拉菜单中选择器件选择项Device，此窗口的Device Family是器件序列栏，应该首先在此拦中选定目标器件对应的序列名，为了选择EPF1K30TC144－3器件，应将此栏下方标有Show only Fastest Speed Grades的勾消去，以便显示出所有速度级别的器件。
完成器件选择后，按OK键。
最后启动编译器，首先选择左上角的MAX+plusII选项，在其下拉菜单中选择编译器项Compiler。
（此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。
）点击Start，开始编译！如果发现有错，排除错误后再次编译。
5、时序仿真接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：（1）建立波形文件。
（2）输入信号节点。
（3）设置波形参量。
（4）设定仿真时间宽度。
（5）加上输入信号。
（6）波形文件存盘。
（7）运行仿真器。
选择MAX+plusII项及其中的仿真器Simulator选项，点击跳出的仿真器窗口中的Start键。
（注意，刚进入窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形）。
实验一 八位全加器的设计
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用**:**学号:*****************:**电子科技大学教务处制表实验一八位全加器的设计一、预习内容1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程；2.八位全加器设计原理。
二、实验目的1.掌握图形设计方法；2.熟悉QuartusⅡ软件的使用及设计流程；3.掌握全加器原理，能进行多位加法器的设计。
三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1、用VHDL设计一个四位并行全加器；2、用图形方式构成一个八位全加器的顶层文件；3、完成八位全加器的时序仿真。
五、实验原理与内容1、原理：加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。
因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图：1）四位加法器四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。
显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。
因此，减小进位的延迟对提高运算速度非常有效。
8位全加器的设计解析
课程设计报告课程名称数字逻辑课程设计课题8位全加器的设计专业计算机科学与技术班级1202学号34姓名贺义君指导教师刘洞波陈淑红陈多2013年12月13日课程设计任务书课程名称数字逻辑课程设计课题8位全加器的设计专业班级计算机科学与技术1202学生姓名贺义君学号34指导老师刘洞波陈淑红陈多审批刘洞波任务书下达日期：2013年12月13日任务完成日期：2014年01月21日一、设计内容与设计要求1．设计内容：本课程是一门专业实践课程，学生必修的课程。
其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL或者Verilog HDL 设计电子系统的流程和方法，采用Quartus II等工具独立应该完成1个设计题目的设计、仿真与测试。
加强和培养学生对电子系统的设计能力，培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。
题目一4线-16线译码器电路设计；题目二16选1选择器电路设计；题目三4位输入数据的一般数值比较器电路设计题目四10线-4线优先编码器的设计题目五8位全加器的设计题目六RS触发器的设计；题目七JK触发器的设计；题目八D触发器的设计；题目九十进制同步计数器的设计；题目十T触发器的设计；每位同学根据自己学号除以10所得的余数加一，选择相应题号的课题。
参考书目1 EDA技术与VHDL程序开发基础教程雷伏容，李俊，尹霞清华大学出版社978-7-302-22416-7 2010 TP312VH/362 VHDL电路设计雷伏容清华大学出版社7-302-14226-2 2006 TN702/1853 VHDL 电路设计技术王道宪贺名臣刘伟国防工业出版社7-118-03352-9 2004 TN702/624 VHDL 实用技术潘松，王国栋7-81065 7-81065-290-7 2000 TP312VH/15 VHDL 语言100 例详解北京理工大学ASIC研究所7-900625 7-900625-02-X 1999 TP312VH/36 VHDL编程与仿真王毅平等人民邮电出版社7-115-08641-9 2000 73.9621/W38V7 VHDL程序设计教程邢建平曾繁泰清华大学出版社7-302-11652-0 2005 TP312VH/27/32．设计要求：1) 课程设计报告规范课程设计报告应包含如下几个部分(1)功能描述说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图(2) 详细设计按照VHDL语言开发流程写出整个开发的详细过程，可以根据如下步骤适当导出程序，程序界面截图到课程设计报告对应模块。
8位全加器
8位全加器建立一个新的原理图，建立流程如下：
画半加器，原理图如下：
画好流程图之后保存，文件名不能与自己建立的文件夹一样，要记得封装，下面附上封装流程：
重新建立一个新的原理图，画全加器原理图：
画好流程图之后保存，文件名不能与自己建立的文件夹一样，要记得封装重新建立一个新的原理图，画8位全加器原理图：
画好后保存为与文件夹名相同的文件
保存好后进行编译，编译后进行波形仿真，然后进行引脚设置：
设置完后再进行编译，之后就可以下载到实验箱中了。
8位全加器的设计
二、实验原理：一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出与相临的高位加法器的低进位输入信号相接。
4位全加器采用VHDL语言输入方式进行设计，将设计的4位全加器变成一个元件符号，在8位全加器的设计中进行调用。
三、实验内容和步骤：1. 采用VHDL语言输入方式设计4位全加器（1）打开QuartusII，执行File|New，在New窗口中的Device Design Files 中选择VHDL Files，然后在VHDL文本编译窗中输入程序。
执行File|Save As，找到已设立的文件夹，存盘文件名应该与实体名一致。
（2）将设计项目设置成可调用的元件选择File→create/update→create symbol Files for current file命令，将转换好的元件存在当前工程的路径文件夹中。
2.采用原理图输入方式设计8位全加器（1）打开QuartusII，执行File|New，选择block diagram/schematic file，在原理图编辑窗口中连接好8位全加器电路图（注意元件的调用），存盘。
（2）创建工程：执行File|New Project Wizard，选择目标芯片。
（3）编译：执行Processing|Start Compilation命令，进行编译。
（4）引脚锁定：在菜单Assignments中选Assignments Editor按钮，先单击右上方的Pin，再双击下方最左栏的“New”选项，弹出信号名栏，锁定所有引脚，进行编译，存盘。
选择编程模式1，键2、键1输入8位加数，键4、键3输入8位被加数，键8输入进位cin，数码管6/5显示和，D8显示进位cout。
5. 编程下载及验证：执行Tool|Programmer命令，选择program/config；执行start，进行验证，记录结果。
4位全加器的参考源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4b ISPORT(cin:IN STD_LOGIC;a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0);s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout:OUT STD_LOGIC);END ENTITY adder4b;ARCHITECTURE art OF adder4b ISSIGNAL sint,aa,bb:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINaa<='0'&a;bb<='0'&b;sint<=aa+bb+cin;s<=sint(3 downto 0);cout<=sint(4);END art;触发器功能的模拟实现三、实验内容：基本RS触发器、同步RS触发器、集成JK触发器和D触发器同时集成在一个芯片上，实现的原理图如下：输入信号Sd、Rd对应的管脚接按键开关，CLK1、CLK2接时钟源（频率<5Hz）；J，K，D，R，S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED灯。
EDA综合实验——八位全加器
一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
3、设计代码（或原理图）、仿真波形及分析
在Quartus II集成环境下，选择“Bock Diagram/Schematic File”，进入Quartus II图形编辑方式。双击编辑窗口，在元件选择窗口的符号库“Library”栏中，选择”Primitives”文件夹中的”Logic”后，调出元件。根据8位加法器设计的原理图，将2个4位加法器74283及输入、输出元件符号调入，完成电路内部的连接及输入、输出元件的连接，并将相应的输入、输出元件符号名分别更改为A[7..0]、B[7..0]、SUM[7...0]和OUT2。再将当前设计设定为工程，目标芯片类型为ACEX1K；型号为EP1K30TC144-3。编译设计文件，选择“Start Compilation”对文件进行编译。然后进行逻辑仿真设计，先建立波形文件，然后输入信号节点，设置波形参量，编辑输入信号，保存文件。
时序仿真图
功能仿真图
由图片可以看出，当8位全加器的输入端口A输入为60时，B端口输入为160时，输出SUM为220，进位OUT2为0；当输入端口A输入为60时，B输入为200时，SUM为4，进位OUT2为1.当8位全加器的输入端口A输入为80时，B端口输入为200时，输出SUM为24，进位OUT2为1；当输入端口A输入为80时，B输入为160时，SUM为240，进位OUT2为0.证明设计是正确的。
学生实验报告
系别
电子信息学院
课程名称
《EDA综合实验》
班级
实验名称
8位全加器的设计
姓名
实验时王红航
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深圳大学考试答题纸
(
以论文、报告等形式考核专用)
二○一五～二○一六学年度第 2 学期
课程编号1600720001 课程名称集成电路CAD 主讲教师评分
学号姓名专业年级大三微电子科学与工程01
教师评语：
题目：八位全加器电路及版图设计
一．实验目的
利用Cadence软件绘制一位全加器原理图、版图棍棒图、版图，并绘制symbol图，绘制出八位全加器原理图、版图和symbol图，版图需要满足N管统一尺寸W=240nm，P管统一尺寸W=720nm，并通过0.18um工艺的DRC，LVS验证。
二. 设计思路：
一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。
即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。
所以需要先做出一个一位全加器。
‘
i i i i i
ABC C B A C B A C B A C B A S +++=⊕⊕=
i i O AC BC AB C ++=
三．电路设计与验证
一位全加器由两个异或门与三个而输入与非门构成。
1. 二输入与非门电路设计
真值表以及逻辑表达式如下：
双端口A.B 输入，经过与非计算输出到Y 。
电路图如下:
电路版图以及测试结果:
2.异或门电路设计
逻辑表达式以及真值表:
由A,B两个输入口输入，经过异或运算后输出Y。
电路图
电路波形仿真
结论:与真值表比照结果无误，电路设计正确。
异或门版图
3.一位全加器电路设计逻辑表达式与真值表
电路图
波形仿真
结论:与波形表对照无误，电路正确。
电路版图
3.八位全加器部分电路设计
波形仿真:
版图设计:尺寸为31.96x53.51=1610.18
电路DRC测试
电路LVS测试结果
四．实验总结
这次实践，使我熟悉了cadence软件icfb的使用和集成电路前端设计的整体流程。
第一次画八位全加器，调用了之前的nand2模块再自己去图书馆查找资料画出了异或门，结合起来画出了一位全加器最后串联形成八位全加器。
由于没有经验，管子排列相当凌乱，面积比较大，布线杂乱无章，错误也频出。
逐一排除诸多错误后，再慢慢优化版图尺寸，得到了如上面所见的最终结果，功能仿真也比较好。
完成这次设计，花费的时间挺多的，经常在实验室一画就是一天，遇到了很多问题，也请教了老师和好多同学。
由于第一次做这样门级的电路还是有很多不完善的地方比如延时较大，尺寸还可以再缩小等等，但是通过此次试验还是收获颇丰。