PLL
PLL简介
pll是锁相环（Phase-Locked Loop）的英文简称，用来使外部的输入信号和内部的振荡信号同步。
pll是用于振荡器中的反馈控制电路。
目录pll的原理pll的构成pll的应用pll的动作机理pll的原理pll是无线电发射中使频率较为稳定的一种方法,主要有VCO (压控振荡器)和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频和PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复达到锁频的目的。
能使受控振荡器的频率和相位均和输入信号保持确定关系的闭环电子电路。
pll的构成锁相环由鉴相器、环路滤波器和压控振荡器组成。
鉴相器用来鉴别输入信号Ui 和输出信号Uo之间的相位差，并输出误差电压Ud 。
Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。
Uc作用于压控振荡器的结果是把它的输出振荡频率f。
拉向环路输入信号频率fi ，当二者相等时，环路被锁定，称为入锁。
维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。
锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。
pll的应用1．锁相环在调制和解调中的应用载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。
调幅波的特点是频率和载波信号的频率相等，幅度随输入信号幅度的变化而变化；调频波的特点是幅度和载波信号的幅度相等，频率随输入信号幅度的变化而变化。
2．锁相环在调频和解调电路中的应用调频波的特点是频率随调制信号幅度的变化而变化。
压控振荡器的振荡频率取决于输入电压的幅度。
当载波信号的频率和锁相环的固有振荡频率ω0 相等时，压控振荡器输出信号的频率将保持ω0 不变。
若压控振荡器的输入信号除了有锁相环低通滤波器输出的信号uc 外，还有调制信号ui，则压控振荡器输出信号的频率就是以ω0 为中心，随调制信号幅度的变化而变化的调频波信号。
pll pi参数
pll pi参数PLL（Phase Locked Loop）是一种常用的电子电路，用于稳定频率和相位。
它由相位比较器、低通滤波器、振荡器和频率分频器组成。
PLL PI参数指的是PI控制器在PLL中的应用，本文将简要介绍PLL 和PI控制器，并探讨PI参数在PLL中的作用。
PLL是一种反馈控制系统，可以将输入信号的频率和相位与参考信号同步，并通过反馈调整输出信号，使其保持稳定。
PLL广泛应用于通信、无线电、音频等领域，用于时钟恢复、频率合成、频率调制解调等。
PI控制器是一种常见的控制器类型，由比例控制和积分控制两部分组成。
比例控制用于调整输出信号与输入信号的比例关系，积分控制用于消除系统的稳态误差。
PI控制器的参数主要包括比例系数Kp 和积分时间Ti。
在PLL中，PI控制器用于调节振荡器的频率和相位，以将输出信号与参考信号同步。
比例控制部分根据输入信号和输出信号的相位差调整振荡器的频率，积分控制部分根据相位差的变化速度调整振荡器的相位。
PI参数对PLL的性能有重要影响。
比例系数Kp决定了系统对相位差的敏感程度，过大的Kp会导致系统震荡或不稳定，过小的Kp会导致系统响应迟缓。
积分时间Ti决定了系统对相位差积分的时间长度，过大的Ti会导致系统响应过慢，过小的Ti会导致系统震荡。
对于不同的PLL应用，PI参数的选择有所不同。
在时钟恢复中，要求PLL能够快速跟踪输入信号的频率和相位，因此需要较大的比例系数和较小的积分时间；在频率合成中，要求PLL能够稳定地产生特定频率的输出信号，因此需要较小的比例系数和较大的积分时间。
除了PI参数，PLL的设计还需要考虑其他因素。
例如，相位比较器的类型和性能、低通滤波器的截止频率、振荡器的稳定性等。
这些因素的选择和优化可以进一步改善PLL的性能。
PLL是一种用于稳定频率和相位的电子电路，PI控制器在PLL中起着重要的作用。
PI参数的选择对PLL的性能有关键影响，需要根据具体应用进行调整。
pll 频偏参数
pll 频偏参数PLL是Phase-Locked Loop的缩写，中文名为锁相环。
PLL是一种常用的电子电路，可以用来追踪和修正信号的频率偏移。
频偏参数是PLL中的一个重要指标，它描述了输入信号和输出信号之间的频率差异。
本文将从PLL频偏参数的定义、影响因素以及应用角度进行阐述，旨在帮助读者更好地了解PLL频偏参数。
我们来了解一下PLL频偏参数的定义。
频偏是指输出信号的频率与输入信号的频率之间的差异。
在PLL中，频偏参数通常用于描述输出信号与输入信号之间的相对频率偏移量。
频偏参数可以用公式表示，但为了遵守本文要求，我们不使用公式进行描述。
接下来，我们将探讨一些影响PLL频偏参数的因素。
首先，输入信号的频率稳定性会直接影响频偏参数的大小。
如果输入信号的频率变化较大，那么输出信号的频率偏移也会相应增大。
其次，PLL的环路带宽也会影响频偏参数。
较大的环路带宽可以减小频偏参数，而较小的环路带宽则会增大频偏参数。
此外，环路滤波器的设计和参数选择也会对频偏参数产生影响。
如果环路滤波器的带宽较窄，那么频偏参数也会相应减小。
PLL频偏参数在实际应用中具有广泛的用途。
首先，它可以用于频率合成器中，用来生成所需的输出信号频率。
通过调节PLL的参数，可以使输出信号的频率与期望的频率完全匹配，从而实现精确的频率合成。
其次，PLL频偏参数还可以用于时钟恢复电路中。
在数字通信系统中，时钟信号的准确性对数据的传输和恢复至关重要。
通过使用PLL，可以将输入信号的时钟恢复到与发送方时钟信号一致的频率，以确保数据的准确传输和恢复。
此外，PLL频偏参数还可以用于频率调制和解调、频率同步等领域。
我们总结一下本文的主要内容。
本文从PLL频偏参数的定义、影响因素和应用角度进行了阐述。
PLL频偏参数是描述输入信号和输出信号之间频率差异的重要指标，它受到多种因素的影响。
在实际应用中，PLL频偏参数被广泛应用于频率合成、时钟恢复等领域。
通过合理调节PLL的参数以及设计合适的环路滤波器，可以实现准确的频率合成和时钟恢复。
PLL到底是个啥么东西呢？
PLL到底是个啥么东西呢？——————————————————更新于20180826————————————————————————————PLL：完成两个电信号的相位同步的⾃闭环控制系统叫锁相环。
⽤电压控制延时，⽤到了VCO来实现DLL中类似的延时功能，是模拟电路。
DLL：基于数字抽样⽅式实现的，在输⼊时钟和反馈时钟之间插⼊延时，使得输⼊和反馈时钟的上升沿⼀致来实现的。
DCM：Delay Locked-Loop数字延迟锁相环，其输⼊参数包括输⼊中频率范围，输出时钟频率范围、输⼊输出时钟允许抖动范围等。
PLL和DLL都可以实现倍频、分频占空⽐调整，但是DLL的数字电路特性导致其只能是实现2、4等倍频，⽽PLL的调整范围则要⼤⼀些。
PLL在时钟综合⽅⾯要更好些，但是抗噪声能⼒相对较差，DLL在power jitter precision⽅⾯要优于PLL。
DCM⽐DLL在时钟管理控制⽅⾯功能更强⼤，包括了消除时钟延时、频率合成、相位调整等系统⽅⾯的要求DCM优点：1实现零时钟延时，消除了时间分配延时，实现了时钟闭环控制2可⽤于外部芯⽚的同步，使得内外时钟⼀体化。
DCM相对PLL⽽⾔1 DCM只⽀持90，180，270相位延迟，PLL更灵活1 DCM只⽀持2-16⼩数分频以及2倍频2 DCM数字模块占⾯积⼩，灵活，但是在噪声和jitter相对PLL⼤得多3 PLL模拟电路，输出时钟质量要⾼，但是占⽤的⾯积也⼤。
————————————————————————————————————————————————————————PLL的出现是为了解决这样⼀个问题的：就是外部输⼊的信号实际上与内部时钟振荡信号是完全不同步的，为了解决这个问题，我们想到了⽤改进⼯艺的⽅法，但实际上晶振由于⼯艺与成本原因，做不到很⾼的频率，⽽在需要⾼频应⽤时，有相应的器件VCO，实现转成⾼频，但并不稳定，故利⽤锁相环路就可以实现稳定且⾼频的时脉冲讯号。
市场常用pll指标
市场常用PLL指标1. 什么是PLL指标？PLL是Phase-Locked Loop（锁相环）的缩写，是一种常用的电子系统控制技术。
在市场领域，PLL指标通常是指一系列用于分析和预测市场走势的技术指标。
这些指标基于市场数据的统计分析，旨在帮助投资者判断市场的趋势和可能的转折点。
2. 常用的PLL指标在市场中，有许多常用的PLL指标被广泛应用于交易决策，下面列举了一些常见的PLL指标：2.1 移动平均线（MA）移动平均线是最基本、最常用的PLL指标之一。
它通过计算一段时间内的价格平均值，以平滑价格曲线，从而消除价格波动的噪音，更好地观察价格走势。
常见的移动平均线有简单移动平均线（SMA）和指数加权移动平均线（EMA）。
SMA是一种最简单的移动平均线方法，它将每个时期的价格相加，再除以时期的个数，得到平均价格。
EMA是一种更加常用的移动平均线方法。
它采用指数加权的方式计算平均价格，较新的价格权重较高，能更及时地反映市场变化。
2.2 相对强弱指标（RSI）相对强弱指标是一种衡量市场买卖力量的指标，也是常用的PLL指标之一。
它通过将一段时间内的平均涨幅与平均跌幅进行比较，来衡量市场的超买和超卖情况。
RSI指标的取值范围为0到100之间，通常大于70表示超买，小于30表示超卖。
2.3 随机指标（KD）随机指标是一种衡量市场超买超卖情况的指标，常用于短期交易。
它通过比较当前价格与一段时间内的最高价和最低价的关系，来判断市场的买卖力量。
随机指标的取值范围为0到100之间，通常大于80表示超买，小于20表示超卖。
2.4 平均真实波动范围（ATR）平均真实波动范围是一种衡量市场波动性的指标，也是常用的PLL指标之一。
它通过计算最高价和最低价之间的波动幅度，来判断市场的行情强度和风险水平。
ATR指标的数值越大，表示市场波动性越高。
2.5 震荡指标（MACD）震荡指标是一种衡量市场趋势强度和转折点的指标，常用于中长期交易。
pll 原理
pll 原理
PLL（Phase Locked Loop）是一种用于在电路中锁相的重要技术。
它由相位比较器、环形混频器、低通滤波器和振荡器组成，用于将输入信号的相位锁定到参考信号的相位。
PLL的原理基于负反馈控制，其中相位比较器用于测量输入信号与参考信号之间的相位差，并输出相关的误差信号。
环形混频器将参考信号和振荡器输出的信号相乘，得到混频后的信号，并将其送入低通滤波器进行滤波处理。
滤波之后的信号作为控制信号，通过调整振荡器的频率和相位来实现与参考信号的相位同步。
PLL主要用于时钟恢复、频率合成、调制解调等应用中。
在时钟恢复方面，PLL可以用于将抖动或失真的时钟信号锁定到参考时钟的相位，使得时钟信号更加稳定和精确。
在频率合成方面，PLL可以根据参考频率和倍频系数生成所需的输出频率。
在调制解调方面，PLL可以通过将调制信号与参考信号进行相乘和滤波，实现解调出原始信号。
总而言之，PLL通过负反馈控制的方式，将输入信号的相位锁定到参考信号的相位，实现了信号的同步和固定相位关系。
它在各种电子设备和通信系统中都得到了广泛的应用。
锁相环指标 -回复
锁相环指标-回复什么是锁相环指标？锁相环指标是指用来衡量锁相环（Phase-Locked Loop，PLL）性能的各种参数和指标。
PLL是一种电路系统，通过对输入信号的相位进行比较，并根据比较结果调整本身输出信号的相位，从而使输出信号保持与输入信号的相位同步。
在各种通信、控制和测量领域，PLL已经广泛应用。
而锁相环指标则是评估PLL工作性能和稳定度的重要依据。
有哪些常见的锁相环指标？实际上，锁相环的指标非常多，并且根据具体应用的不同可能略有差异。
下面列举几个常见的锁相环指标：1. 锁定时间（Lock time）：指PLL从失锁状态转变为锁定状态所需要的时间。
锁定时间短是衡量PLL性能和适用性的重要指标之一。
2. 锁定范围（Lock range）：指PLL在输入信号频率范围内能够保持稳定锁定的能力。
通常用频率范围或相位范围来表示。
3. 噪声性能（Noise performance）：指PLL对输入信号中的噪声和扰动的抵抗能力。
好的锁相环应该能够在抑制噪声的同时保持输出信号的稳定性。
4. 抖动（Jitter）：指信号在时间上的不稳定性，可以通过锁相环来降低抖动。
抖动越小，表明锁相环性能越好。
5. 相位噪声（Phase noise）：指锁相环输出信号相位随时间的变化情况。
相位噪声小的锁相环输出信号更加稳定。
6. 频率稳定度（Frequency stability）：指锁相环输出信号频率的变化程度。
频率稳定度好的锁相环输出信号与输入信号的频率差距很小。
以上仅为锁相环指标中的几个常见要素，根据不同应用的需求，可能还会有其他更具体的指标。
锁相环指标如何优化？优化锁相环指标是实际应用中非常重要的任务，因为合理的指标设计和优化可以提高PLL的性能，提高系统的可靠性和稳定性。
1. 设计合适的环路带宽：适当选择环路带宽可以平衡相位噪声和锁定时间的要求。
过高的带宽容易引入噪声，过低的带宽又会增加锁定时间。
2. 添加滤波器：通过添加滤波器来抑制输入信号中的噪声和频率扰动，从而提高锁相环的噪声性能和稳定性。
芯片pll失效的原因
芯片pll失效的原因
芯片PLL（Phase-Locked Loop）失效的原因可能有多种，以下
是一些可能的原因：
1. 电压不稳定，芯片PLL需要稳定的电压供应以正常运行。
如
果电压不稳定或超出规定范围，可能会导致芯片PLL失效。
2. 温度过高，芯片PLL在过高的温度下可能会失效，因为高温
会影响芯片内部的电子元件和连接。
3. 电磁干扰，来自其他电子设备或电磁场的干扰可能会影响芯
片PLL的正常运行，导致失效。
4. 制造缺陷，在芯片制造过程中可能存在缺陷，例如材料不良、工艺不当等问题，这些缺陷可能导致PLL失效。
5. 过载或过电压，如果芯片PLL受到过载或过电压的情况，可
能会损坏内部电子元件，导致失效。
6. 静电放电，静电放电可能损坏芯片内部的电子元件，导致
PLL失效。
7. 设计缺陷，在芯片PLL的设计过程中可能存在缺陷，导致在
特定条件下失效。
总的来说，芯片PLL失效的原因可能是多方面的，包括电压、
温度、干扰、制造质量、使用条件等多个方面。
为了确保芯片PLL
的正常运行，需要在设计、制造和使用过程中注意这些潜在的问题，并采取相应的措施来预防失效。
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8 10K 5K1 510P
47n
锁相式双音多频信号（DTMF）解码器
• 双音多频信号（DTMF）
低频群L （Hz） 697 1209 1
P（16）
1336 2 1477 3
高频群H(Hz)
770 852
941
4 7
*
5 8
0
6 9
#
每个按纽各由H和L中的一个频率组成
锁相式双音多频信号（DTMF）解码 器
开门脉冲和号码脉冲
T
HM9102D输出，作单 稳的CP
T'
单稳2输出，开门脉冲 单稳1输出，号码脉冲
4098
单 1 稳
9102
单 2 稳
控制引导电路及计数、置数电路
CP R 4518
TO 4522 TO 4522 TO 4522
4011
号码 脉冲
CP R
4518
CP R
4518
开门 脉冲
CP 4017 100K
Vi Vo
• 同步带：在锁相环保持同步的
条件下，输入频率ωi的最大变 化范围，称为同步带宽，用 ωH 表示。超出此范围，环路 则失锁。
捕捉带
• 失锁时，ωoωi，如果从两个方向 设法改变ωi，使ωi向ωo靠拢，进 而使ωo =（ωi－ωo），当ωo 小到某一数值时，环路则从失锁进 入锁定状态。这个使PLL经过频率 牵引最终导致入锁的频率范围称为 捕捉带ωp。
开门脉冲和记数脉冲发生器
• 为了使后面的控制引导电路能正常工作， 还需一种开门脉冲。也就是每按一次键， 即每输出一列脉冲（不管这一列含有几个 号码脉冲）就要产生一个开门脉冲。同时 为了使后面的记数电路能正确记数，还应 保证“先开门后送计数脉冲”。也就是要 求开门脉冲要比送到计数器的号码脉冲超 前一点。所以开门脉冲和号码脉冲的时间 关系应如图
• 但当信号源频率远大于（高端）或远小于 （低端）４０４６Ａ的中心频率时，Ui波 形还保持稳定清晰，但Uo不能保持稳定清 晰，这就是失锁。记下刚出现失锁时的Ui 频率即高端频率fHH和低端频率fHL，则同步 带ΔfH ＝ fHH－fHL 。由于我们用的是 PD1，是异或门相鉴器，当Ui和Uo为分数 倍数关系时，也可能出现两个稳定的波形， 这种情况应认为是“失锁”。只有出现两 个同频的稳定波形时才认为是“锁定
• 根据上面测出的4518的波形图， 用二片CD4518（共4个计数器） 组成一个4000分频器，也就是一 个四分频器，三个十分频器 。
2）用一片CD4017作分频器组成29KHZ频率合成器 （P10）
• 4017（十进制计数分配器）功能测试
0 CP 1 2 3 4 5 6 7 8 9 10
"0" "1" "2"
VDD 8 4 4522 2 14 11 5 3 6
4X100K
4X100K
4X100K
8
4 A
2
1
8
4 A
2
1
8
4 A
2
1
百位
VDD
十位
VDD
个位
VDD
4）健盘置数式1—999KHZ频率合 成器 （P12）
V
• 就是用数字健盘以及一些数字IC替代拨盘 开关组成1——999KHZ频率合成器。最终 应做到：当顺序按键盘的任意三个健（如 5.9.2）时，则输出信号的频率就为592KHz。 置数部分的框图如图
三、环路开环增益（KH）的测量
• 当鉴相器比较两同相信号时，UF = 0，VC0 振荡于fmin; 当鉴相器比较两反相信号时， UF = VDD，VCO振荡于fmax • 在理想情况下 • KH = 2(fmax - fmin)
Ui1 Ui2
PD1
LPF
VCO
Uo
同步带的测量
• 调信号源（图11）频率约为４０４６ Ａ的中心频率。示波器分别测Ui和Uo， 并以Ui作为示波器的触发同步信号， 频率计测Ui，这时示波器可显示两个 稳定的波形，即Ui和Uo是锁定的。在 一定范围内缓慢改变信号源频率，可 看到两个波形的频率同时变化，且都 保持稳定清晰，这就是跟踪。
• 如567的中心频率(由5,6脚外围的R,C决定) 为fo , 当Vin中包含有fo成分时，则8脚输出 低电平，否则高电平 。
V
• 用5087构成双音多频信号（DTMF）发生 器 （P17） VDD(5V)
COL1 COL2 COL3 1 4 7 * 2 5 8 0 3 6 9 # ROW1 ROW2 ROW3 ROW4 1 3 4 5 14 13 12 11 16 7 8
3.58MHz
5K1 DTMF 1K
5087
6
用LM567进行单一频率检测电路 （P18）
号码脉冲及 开门脉冲 形成电路 控制、引导 电路 计数、置 去4522 数电路 置数端
号码脉冲发生器
• 根据HM9102D资料，请用HM9102D自己 设计一个号码脉冲发生器，要求： • 1) VDD = 5V； • 2) 断续比为1.5 ：1 • 3) 号码脉冲输出幅度为0到9V（注意：DP 输出端是OC电路，上拉电阻取100K。另外， 为安全起见，输出和负载之间应串一个10K 电阻 )
锁相环PLL原理与应用
第一部分：锁相环基本原理 一、锁相环基本组成 二、鉴相器（PD） 三、压控振荡器（VCO） 四、环路滤波器（LPF） 五、固有频率ωn和阻尼系数 的物 理意义 六、同步带和捕捉带
• 第二部分：锁相环实验
• 实验一、PLL参数测试 • 一、压控灵敏度KO的测量 • 二、鉴相灵敏度Kd的测量 • 三、环路开环增益（KH）的测量 • 四、同步带和捕捉带的测量 • 五、 ωn、ξ的测量
4M Rf 1M F1 C1 F2 C2 F3 4MHZ
测量 CD4518时序图
• 根据讲义后面的CD4518管脚图 ,测量并画 出Q1，Q2、Q3、Q4及 CP之间的相位关 系图 (时序图)(BCD码计数器)
0 CP Q1 Q2 Q3 Q4 1 2 3 4 5 6 7 8 9 10
4000分频器制作
捕捉带的测量
• 环路失锁后，缓慢改变信号源频率， 从高端或低端向４０４６Ａ的中心 频率靠近，当信号源频率分别为fＰ H和fＰL时，环路又锁定。则环路捕 捉带ΔfP ＝ fPH－fPL。
fHL fPL
fo
fPH
fHH
f
ωn、ξ的测量 P（8）
9V 9V 10K W1 10K Ui
Ui T
16 15 14 13 12 11 10 1 2 4046B 3 4 5 6 7
9 8
100u
A1 UF A2
1n 9V
1M
10K
16 15 14 13 12 11 10 1 2 3 4046A 4 5 6 7
9 8
100K
1n 9V
Uf
510 4n7
100K
9V 100K 100K 10K W2 10K
• 当信号源的频率突然改变 时（即对应Uj方波的前后 沿），UF都产生一次阻尼 振荡。从阻尼振荡波形可 测出A1、A2、T，并由 A1、A2、T求出PLL的ωn 和ξ
同步带ωH，捕捉带ωp 和VCO 中 心频率ωo的 关系
o
-
P
H
实验原理及步骤 P（4）
• CD4046原理图
Ui 14
4046
A1 PD1
16 2
VCC
3 PD2 4 6 11 12 5 8 7 VCO + A2
13 9 10 1
15
实验一、PLL参数测试（P5）
• 一、压控灵敏度KO的测量
9V 1M 10K 10K 9V 1K
16
15
14
13
12
11
10
9
4046 1 2 3 4 5 6 7 8
数 电 表 字 压
频 计 率
1n
二、鉴相灵敏度Kd的测量。
信号源
4046B Ui
PD1
4046A
LPF
R1 100K
+12V
VCO
Uo
324
+12V Rw -5V R2 100K
-5V R3 100K
二．鉴相器（PD） Ud = Kd *θ Kd 为鉴相灵敏度 三．压控振荡器（VCO） （P2） ωo（t）= ωom + K0 UF（t） K0——VCO控制特性曲线的斜率，常 称为VCO的控制灵敏度，或称压控灵 敏度。
四、环路滤波器，这里仅讨论 无源比例积分滤波器
• 其传递函数为：
U O ( s) s 2 1 K F ( s) U i ( s) s( 1 2 ) 1 Ui
PLL调频（FM）解调 （P15）
9V 9V 10K 9 100u 5 6 7 8 51P Ui 16 15 14 13 12 11 10 4046B 1 2 3 4
1n 10K 9V 1M
1M 10K 9V 10u Uo 9 10K -9V
16 15 14 13 12 11 10 4046A 1 100K 1n 2 3 4 5 6 7
3）拨盘开关式1—999KHZ 频率合成器 （P10）
• 单片4522分频器
9V 9V
100K
9V
100K
A 4 2 9
16 15 14 13 12 11 10 4522 1 2 3 4 5 6 7
拨盘开关
8 1 8
100K
100K
CP
用三片4522组成1——999HHZ频率 合成器 （P11）
实验二、PLL应用实验
• 一、PLL频率合成器实验 • 二、PLL调频（FM）解调 • 三、锁相式双音多频信号 （DTMF）解码器 • 四、 PLL 数字调谐实验 • 五、设计5 / 6分频器