数电课设-六进制同步加法计数器(无效态010-100)
数电实验六——同步计数器的设计
数电实验六——同步计数器的设计1、实验题⽬实验六同步计数器的设计2、实验⽬的熟悉J-K 触发器的逻辑功能掌握J-K 触发器构成同步计数器3、实验原理本实验采⽤集成J-K 触发器74LS73 构成时序电路，其符号、功能、特性⽅程和状态转换图见下图：符号：JK 触发器功能表：状态转换图：主从结构的J-K 触发器在结构上和制造⼯艺的要求尚还有缺点，使⽤时要求的⼯作条件较严格，负载能⼒也往往达不到理论值。
在门电路中往往认为输⼊端悬空相当于接了⾼电平，在短时间的试验期间不会出错。
但在J-K 触发器中，凡是要求接“1”的，⼀定要接⼊⾼电平，否则会出现错误的翻转。
触发器的两个输出的负载过分悬殊，也会出现误翻。
J-K 触发器的清零输⼊端在⼯作时⼀定要接⾼电平或连接到试验箱的清零端⼦。
下⾯简要的介绍时序逻辑电路的设计步骤，如下图所⽰：4、实验内容1. ⽤J-K 触发器和门电路设计⼀个特殊的12 进制计数器，其⼗进制的状态转换图为：2. 考虑增加⼀个控制变量D，当D = 0 时，计数器按内容1⽅式(顺时针)运⾏，当D = 1 时，⽆论计数器当前处于什么状态，计数器按内容1的反⽅向(逆时针)运⾏。
5、实验分析内容⼀：1.根据实验要求可以的该特殊⼗⼆进制计数器状态转换图。
2.确定电路所需触发器数⽬。
有效状态为m=12，求所需触发器数⽬n。
由2n≥m=12可得n=43.画出次态卡诺图4.求出每个触发器的状态⽅程1011110010101001x x x 0001 0111 1000 0110 0101 0011 0100 0010 X 00 01 10 11 00 01 10 11 Q3nQ2n Q1nQ0n5.求各触发器的驱动⽅程内容⼆：根据内容⼀的⽅法设计出逆时针⽅向运⾏的电路各触发器的驱动⽅程：根据D*（逆时针⽅向驱动⽅程）+D*（顺时针⽅向驱动⽅程）的⽅法，就能得出结合电路的驱动⽅程。
J0 = K0 =1J1 = K1 = DQ0 + DQ0J2 = DQ1Q0 + DQ1Q0Q3K2 = D(Q3 + Q1Q0) + DQ1+Q0J3 = DQ2Q1Q0 + DQ1+Q2K3 = DQ2 + DQ1+Q2+Q0模拟电路图：频率为1HZ时，观察得到的结构符合要求，能够实现顺时针运⾏和逆时针运⾏，并能相互转换。
数电加法计数器仿真课程设计
目录1. 课程设计的目的和作用 (1)1.1课程设计的目的和作用 (1)2.设计任务 (1)2.1三位二进制加法器（无效态000，010） (1)2.2串行序列信号检测器（检测序列0010） (1)2.3基于74161芯片仿真设计140进制计数器并显示计数过程 (2)3.基本原理 (2)3.1三位二进制加法器（无效态000，010）和基于74161芯片仿真设计140进制计数器并显示过程 (2)3.2串行序列信号检测器 (2)4.实验步骤： (3)4.1同步计数器： (3)4.2串行序列信号检测器 (6)4.3基于74161芯片仿真设计140进制计数器并显示计数过程 (8)5仿真效果图 (10)5.1.1三位二进制加法器（无效态000，010）仿真效果图 (10)5.1.2仿真结果分析 (13)5.2.1串行序列检测器（检测序列0010）仿真效果图 (13)5.2.2仿真结果分析 (14)5.3.1基于74161芯片仿真设计140进制计数器仿真效果图 (14)5.3.2仿真结果分析 (15)6设计总结和体会 (16)7参考文献 (16)1.课程设计的目的和作用1.1课程设计的目的和作用1.学会使用数字电子实验平台2.熟悉各个芯片和电路的接法3.熟练掌握设计触发器的算4.懂得基本数字电子电路的功能，会分析，会设计2.设计任务2.1三位二进制加法器（无效态000，010）1. 使用设计一个循环型3位2进制同步加法计数器，其中无效状态为（000，010），组合电路选用与门和与非门等。
2. 根据同步计数器原理设计加法器的电路图。
3. 根据电路原理图使用Multisim进行仿真。
4. 将电路图进行实际接线操作。
5. 检查无误后，测试其功能。
2.2串行序列信号检测器（检测序列0010）1.使用设计一个序列信号检测器，其中序列为（0010），组合电路选用与门和与非门等。
2.根据序列发生检测器原理设计检测器的原理图。
六进制加法器(约束相为000 110)
目录1 课程设计的目的与作用 (1)2 设计任务 (1)3 设计原理 (2)3.1三位二进制加法计数器 (2)3.2用74LS153制作组合电路 (2)3.3用集成芯片设计一个10或12进制可控计数器 (2)4实验步骤 (3)4.1三位二进制加法计数器 (3)4.2用74LS153制作组合电路 (8)4.3用集成芯片设计一个10或12进制可控计数器 (9)5仿真结果分析 (9)6设计总结 (10)7参考文献 (10)1课程设计的目的与作用（1）了解同步计数器及序列信号发生器工作原理；（2）掌握计数器电路的分析，设计方法及应用；（3）掌握序列信号发生器的分析，设计方法及应用2 设计任务2.1加法计数器（1）设计一个循环型3位2进制加法计数器，其中无效状态为（000，110），组合电路选用与门和与非门等。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
2.2组合电路（1）设计一个组合电路，选用一片74LS153芯片设计电路。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
2.3 10或12进制的可控计数器（1）设计一个10或12进制的可控计数器，选用两片74L163芯片设计电路。
（2）根据自己的设计接线。
（3）检查无误后，测试其功能。
3 设计原理3.1加法计数器1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。
计数器按长度可分为：二进制，十进制和任意进制计数器。
计数器不仅有加法计数器，也有减法计数器。
如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。
在同步计数器中，个触发器共用同一个时钟信号。
2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。
3.CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。
6进制计数器课程设计
二、总原理图142536ttttCPQ0Q1Q2tCO3、元件清单元件名称主要参数数量74LS112双JK触发器274LS00与非门274LS48七段数码管译码器驱动器1七段数码管1四、要紧芯片介绍JK触发器当信号为双端输入时，JK触发器是功能完善、利用灵活和通用性较强的一种触发器。
JK触发器常被用作缓冲存储器，移位寄放器和计数器。
本实验74LS112双JK触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如下图所示。
JK触发器的状态方程为：Qn+1 ＝J n＋Qn，下降沿触发JK触发器的功能如表。
74LS112双JK触发器引脚排列及逻辑符号JK 触发器功能表注：×--任意态 ↓--高到低电平跳变 ↑--低到高电平跳变Qn （n ）--现态 Qn+1（n+1 ）--次态 φ--不定态74LS 与非门74LS00从属于TTL 门系列。
它是一个内部含有四个双输入的与非门芯片。
其14脚接+5V 电压；7脚接地；其功能表达式可记为：当AB 都为高电平"1"时,输出为高电平"0"； 当AB 都为低电平"0"时,输出为高电平"1"；当AB 异同时：即一个为低电平"0",一个为高电平"1"时，输出为高电平"1"。
其内部结构如下图：输 入输 出 D D CPJKQn+1 n+1 0 1 × × × 1 0 1 0 × × ×10 0 × × × φ φ 1 1 ↓ 0 0 Qn n 1 1 ↓ 1 0 1 0 1 1 ↓ 0 1 0 1 1 1 ↓11nQn11↑ × × Qnn74LS487段显示译码器74LS48是输出高电平有效的译码器74LS48除有实现7段显示译码器大体功能的输入（DCBA）和输出（Ya～Yg）端外，7448还引入了灯测试输入端（LT）和动态灭零输入端（RBI），和既有输入功能又有输出功能的消隐输入/动态灭零输出（BI/RBO）端。
设计60进制计数器数电课程设计
- .电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：电气工程学院电自1418用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL 还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ 时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联： 学号：科 28目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
数电模电计数器课设-最终版
目录数字电子设计部分1.课程设计的目的与作用 (1)1.1课程设计的目的 (1)1.2课程设计的作用 (1)2.六进制同步减法计数器(无效状011 100) (1)2.1基本原理 (1)2.2系统设计框图 (2)3.六进制异步加法计数器（无效状011 100） (3)3.1基本原理 (3)3.2设计的总体框图 (5)3.3 运行结果 (5)4.全加器 (5)5.设计总结和体会 (6)6.参考文献 (6)模拟电子设计部分1.课程设计的目的与作用 (7)1.1课程设计的目的 (7)1.2课程设计的作用 (7)2.设计任务、及所用multisim软件环境介绍 (7)2.1设计任务 (7)2.2multisim软件环境的介绍 (7)3.电路模型的建立，理论分析与计算及仿真结果总结 (8)3.1反向比例输入电路 (8)3.2同相比例输入电路 (10)3.3差分比例输入运算电路 (12)3.4单限比较器 (15)3.5滞回比较器 (17)3.6双限比较器 (19)4.设计总结和体会 (24)5.参考文献 (24)数字电子部分一、课程设计目的与作用1.1课程设计目的1.学会使用数字电子实验平台2.熟悉各个芯片和电路的接法3.熟练掌握设计触发器的算法4.懂得基本数字电子电路的功能，会分析，会设计二、六进制同步减法计数器(无效状态011 100)2.1基本原理状态转换图：000<---001<---010<---101<---110<---111<---000Q0n1．2系统设计框图三、六进制异步加法计数器(无效状011 100)3.1设计内容状态图000---->001---->010---->101---->110---->111卡诺图Q1n Q0nQ2n 00 01 11 100 001 010 xxx 1011 xxx 110 000 1113.2设计的电路图3.3运行结果：灯的亮灭情况000(灭灭灭)--->001（灭灭亮）--->010（灭亮灭）--->101（亮灭亮）--->110（亮亮灭）--->111（亮亮亮）--->000（灭灭灭）四、全加器4.1选择译码器全加器有3个输入信号Ai 、Bi 、Ci-1，两个输出信号Si 、Ci ，选3线-8线译码器74LS138.4.2写标准与非-与非表达式 按Ai 、Bi 、Ci-1顺序排列变量C B A CB AC B A C B A C 1-i i i 1-i ii1-i ii1-i iii+++=———m m m m 7421+++=m m m m 7421=C B A C B A C B A CB AC 1-i i i 1-i i i 1-i i i 1-i iii+++=———m m m m 7653+++=m m m m 7653=4.3确认表达式A A i2= B A i1= CA 1-i 0=YY Y Y S 7421i=Y Y Y Y C 7653i=4.4画图连线，如图所示五、设计总结与体会这次的数电课设让我有好多感受，首先在word 中进行卡诺图与状态图输入情况是遇到不少的困难，才发现自己对word 的不熟悉，现在让我更一步懂得会用word 了。
六进制计数器
六进制计数器计数器的分类：按功能分有：加法计数器（每输入一个脉冲，就进行一次加1运算）、减法计数器（每输入一个脉冲，就进行一次减1运算）和可逆计数器（既具有加法又有减法）；按计数脉冲作用方式分有：同步计数器（各触发器的状态变换与时钟脉冲同步）、异步计数器（它们触发器状态的变换有先有后）；按数制分有：二进制计数器（进制数N=2n ， n 为二进制数的位数）、十进制计数器（用四位二进制数来代表十进制数的每一位数，即二-十进制计数器）和N （任意）进制计数器（ 、10）。
六进制计数器属于N=6的任意进制计数器，较简单，便于初学者学习。
下面具体分析异步六进制加法计数器的工作过程。
如图所示为由3个JK 触发器组成异步六进制加法计数器逻辑图。
计数脉冲CP 从最低位触发器的时钟端加入，3个触发器F 0、F 1、F 2的置零端并联连接。
工作原理：由CR 引入清零负脉冲，置计数器初态000012=Q Q Q 。
CP 1作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出001012=Q Q Q 。
CP 2作用后，F 0翻转，0Q 由1变为0，0Q 的这一负跳变同时加到F 1、F 2，触发F 1翻转，1Q 由0变为1；因F 2J 即与门输出，此时与门两输入端中与1Q 相连一端为0，J =0，K =1，故F 2仍为0态，计数器输出010012=Q Q Q 。
CP 3作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出011012=Q Q Q 。
CP 4作用后，F 0翻转，0Q 由1变为0，F 1也翻转，1Q 由1变为0，F 2因此时与门两输入端都是1，1=J ，1=K ，也同时翻转，2Q 由0变为1，计数器输出100012=Q Q Q 。
CP 5作用后，F 0翻转，0Q 由0变为1，F 1、F 2状态不变，计数器输出101012=Q Q Q 。
CP 6作用后，F 0翻转，0Q =0，送出由1到0的负脉冲，但此时由于F 2输出端02=Q 的低电平接在F 1J 将F 1封锁，故F 1为0态不变，01=Q ；F 2因与门两输入端都为0，0=J ，1=K ，其输出同J ，02=Q ，计数器输出000012=Q Q Q ，返回初态，输出一进位脉冲，完成异步六进制加法计数过程。
六进制计数器[整理版]
![六进制计数器[整理版]](https://img.taocdn.com/s3/m/89722560f56527d3240c844769eae009581ba2e5.png)
六进制计数器一．目的和意义：意义：通过课程设计锻炼动手能力和思维能力。
培养自学能力和阅读理解力。
目的：增强对所学知识的认识，加深电路的理解，使所学知识形成一个串联网巩固知新。
扩展知识面。
使自己对所学知识有一个总括的把握。
二．设计要求及分析：1 要求：设计一个六进制计数器2 分析可知：1）输入必需是二进制数。
2）用555定时器来产生1HZ的信号脉冲，作为CP的输入信号。
3）通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示。
4）使数码管从0—5循环显示。
三．方案的可行性论证。
四．工作原理：1．用555定时器产生1HZ的脉冲信号作为CP的输入。
1）555定时器的介绍555定时器是目前应用最多的一种时基电路，电路功能灵活，使用范围广，只要在外部配上几个阻容元件，就可以构成单稳、多谐和施密特电路。
因而在定时、检测、控制、报警等方面都有广泛的应用。
典型的TTL定时器有5G555、CMOS定时器有CC7555、CC7556（双定时）。
下面以CMOS产品CC7555为例进行分析。
555定时器的电路内部结构及工作原理图中为CC7555定时器内部结构的简化原理图。
它包括两个电压比较器C1和C2、一个RS触发器、一个放大管V、三个5k电阻构成的分压电路和由两个反相器构成的输出缓冲级。
R为触发器的直接复位端。
定时器锝工作主要取决于比较器，比较器的输出控制RS触发器和放电管V的状态。
当加上电源Vdd后，比较器C1的反相输入端即控制端（CO）的电压为2Vdd/3；比较器C2的同向输入端电压为Vdd/3。
当阀值输入端（TH）即比较器C1的同向输入端相位高与2Vdd/3时，比较器C1输出高电平，使RS触发器置0，输出Q=0，而Q/=1使放电管V导通。
当触发输入端（/TR）即比较器C2的相反输入端电位低于Vdd/3时，比较器C2输出高电平，使RS触发器置1，输出Q=1，而/Q=0使放电管V截止。
当阀值输入端TH电位低于2Vdd/3，触发输入端/TR电位高于Vdd/3时，比较器C1、输出均为0，即R、S端均为0，输出维持不变。
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目录之马矢奏春创作
1.课程设计的目的与传染感动 (1)
2.设计责任 (2)
3.设计及仿真阐发过程 (2)
3.1六进制同步加法计数器（无效态010,100） (2)
3.1.1设计过程 (2)
3.1.2输出转换设计 (3)
3.1.3仿真阐发 (4)
3.2 74160构成50进制同步加法计数器并显示 (7)
.2.1设计要求 (7)
3.2.274LS160成效简介 (7)
3.2.3仿真阐发 (7)
4试验仪器 (7)
5设计总结和体会 (8)
6参考文献 (8)
1.课程设计的目的与传染感动
1.加深对教材的理解和思虑,并经由过程试验设计、验证证实理论的精确性.
2.进修自行设计必定难度并有用处的计数器、加法器、存放器等.
3.检测本身的数字电子技能掌握才能.
2.设计责任
1.设计阐发六进制同步加法计数器（无效态010,100）
2.74160构成50进制同步加法计数器并显示
3.设计及仿真阐发过程
3.1六进制同步加法计数器（无效态010,100）
图1.状态图
3.1.1设计过程
1.选择触发器
因为JK触发器成效完好,运用灵活,这里选用3个CP下降沿触发的边沿JK触发器
2.求时钟方程
采取同步, CP0=CP1=CP2=CP（式1）
3.求状态方程
由图1所示的状态图可直接画出如图2 所示电路次态的卡诺图.再分化开即可以得到图3 所示的各触发器的卡诺图.
显然,由图3所示各卡诺图即可很随意马虎得到状态方程：
Q Q Q Q Q Q n n n n n n n n n n n n n
n n n Q Q Q Q Q Q Q Q Q Q 1001210
110112101212)(+⎪⎪⎪⎩
⎪⎪⎪⎨⎧+=+=+=+++ （式2）
4.求驱动方程
JK 触发器的特色方程为：n n n Q K Q J Q +=+1 （式3） 变换状态方程（式2）,使之与特色方程（式3）的形式一致,比较后得出驱动方程
=0J 1=
0K (式4)
5.检查电路能否自启动
将无效态010,101代入状态方程（式2）进行计算,成果如下： 010 111
100
无效态不成轮回,故此时序电路能自启动. 3.1.2输出转换设计
将设计好的计数器输出端Q2n+1、Q1n+1、Q0n+1所示数据旗子灯号经由过程门电路的组合转换成十位数输出,对应真值表列出如下表1
表1输出状态转换表
Q2n+1 Q1n+1 Q0n+1 C B A Y 0 0 0 0 0 1 1 0
1
1
2
0 1 1 0 1 1 3
1 0 1 1 0 0 4
1 1 0 1 0 1 5
1 1 1 1 1 0 6
列出状态方程：
C=Q2n+1
B=Q2n+1Q0n+1+Q1n+1Q0n+1（式5）
A=（Q2n+1Q1n+1+Q2n+1Q2n+1）Q0n+1+Q2n+1Q1n+1Q0n+1
3.1.3仿真阐发
按照上步所设计的逻辑电路图,在Multisim中构建逻辑电路如下图所示
图4
图
5
图6
图7
图8
图9
3.274160构成50进制同步加法计数器并显示
.2.1设计要求
运用两片集成芯片74LS160以及一些需要的门电路设计一个50进制加法计数器.
3.2.274LS160成效简介
CLK是脉冲输入端；RCO是进位旗子灯号输出端；ENP和ENT是计数器责任状态端；CLR是异步清零端；LOAD是置数端；VCC接正电源,GND接地；A～D是数据输入端,QA～QD是计数器状态输出端.电源电压5V,输入电压5V.其状态表下所示
表2 74LS160状态表
3.2.3仿真阐发
按照上步所设计的逻辑电路图,在Multisim中构建逻辑电路如图10所示
图10. 50进制计数器仿真成果
运行仿真电路,LED数码管从00开始依次计数,累计到49后又跳转到00,实现50进制计数器的成效.
4试验仪器
集成芯片：74LS112芯片2个（每个芯片包含2个JK触发器）,74LS00芯片1个（每个包含4个与非门电路）,74LS08芯片1个（每个包
含4个与门电路）,74LS160芯片两片.
数字道理传授教化系统试验台一台（含导线、脉冲、电源等）.
5设计总结和体会
经由本次课程设计,不但使我学到了很多的常识并且大大的提升了我的着手实践才能,使我受益匪浅.比方,在设计过程中,稍有失落慎就会出错,所以,我们必定要高度的重视,细心的去完成设计.接线过程是反响一个着手才能的平台,只要运用好它,对本身的着手才能很有帮忙.是以,我们必定要本着一丝不苟的精神来完成每次课设,抓住锤炼本身的机会,逐渐提升本身的才能.
6参考文献
［1］《数字电子技能根本简明教程》第三版.清华大学电子学教研室组编 . 余孟尝主编.初等教诲出版社. 2006
［2］《数字逻辑试验指导书》信息学院数字逻辑试验室编. 张利萍,张群芳主编.。