110序列检测器的设计及仿真实现
11001序列检测器设计实训报告
电子技术设计实训报告指导教师：**小组成员：*201458244**201458244**201458244**201458244*成绩评定：教师签名：评定时间设计1.题目：“11001”序列检测器。
原始条件：逻辑器件：CMOS门电路集成芯片：74SL20 74LS00 74LS1122.要求完成设计的主要任务：1)能够运用数字逻辑的理论和方法，把时序逻辑电路设计和组合逻辑电路设计相结合，设计一个有实际应用的数字逻辑电路。
2)使用同步时序逻辑电路的设计方法，设计“11001”序列检测器。
写出设计中的过程。
画出课程设计图。
3)在试验设备上，使用74SL20 74LS00 74LS112集成电路连接、调试和测试“11001”序列检测器电路。
3.小组成员分工*设计序列*电子版实验报告，化简卡诺图*：画电路图、仿真电路图*：检查设计失误、物理机电路连线电路分析设计过程4.逻辑抽象：初始状态SS:11:11S2:110S3S:11004:11001S5根据任务书要求，设计的序列检测器有一个外部输入A 和一个外部输出 Y。
输入和输出的逻辑关系为：正常情况下Y=0，出现A=11001时，Y=15.状态转换图6.状态转换表表1由表1可知，S1和S5是等价状态，故可以合并。
下图为化简后的状态转换图。
''0101*1Q Q Q AQ Q +=7. 卡若图化简规定电路状态编码，电路需要5个状态。
需要3（2n-1<状态数≦2n ）个触发器。
现取Q 2Q 1Q 0=001表示S 1，Q 2Q 1Q 0=010表示S 2，Q 2Q 1Q 0=011表示S 3，Q 2Q 1Q 0=100表示S 4 ,即可得到：S 0:000 S 1:001 S 2:010 S 3 :011 S 4:100由上述转换表可以转化为卡诺图下面即可分解卡诺图⎪⎩⎪⎨⎧++=+=0111*01010*1)''(''Q AQ AQ Q A Q Q Q Q AQ Q '''201201*2Q Q Q A Q Q Q A Q +=''''011001*0Q Q A Q AQ Q AQ Q ++=''0101*1Q Q Q AQ Q +='''201201*2Q Q Q A Q Q Q A Q +=''''011001*0Q Q A Q AQ Q AQ Q ++=2AQ Y =8. 逻辑函数式由上述的卡诺图得到状态方程和输出方程⎪⎩⎪⎨⎧2AQ Y =化简得到上式与JK 触发器的特性方程对照比较可以得出（Q *=JQ ’+K ’Q ）)'()'(.....'''1001012.1101012AQ K Q K Q Q A K AQ Q A J AQ J Q Q A J ===⎪⎩⎪⎨⎧+=== 2AQ Y =9.JK 触发器具体实现电路图由上述的式子我们可以画出模拟电路图（完整电路图附页说明）10. 仿真软件仿真效果（截图说明）下面进行仿真实验，X3灯是为了显示0、1输入，X2灯是显示脉冲输入情况。
序列信号检测器的设计与实现 实验报告
数字电路与逻辑设计实验实验名称：序列信号检测器的设计与实现学院: 信息与通信工程学院班级: xxxxxxxxxx学号: xxxxxxxxxx班内序号: xx姓名大学霸一、实验课题序列信号检测器的设计与实现二、实验任务及设计要求(1) 熟悉用VHDL语言设计时序逻辑电路的方法。
(2) 熟悉序列信号检测器的设计方法(3) 了解状态机的设计方法用VHDL语言设计实现一个序列信号检测器，当检测到“101”时，输出为“1”；其他情况时，输出为“0”，仿真验证其功能，并下载到实验板测试。
三、设计思路与过程实验需要4个端口，时钟输入clk，数据输入d_in，输出f。
根据老师的要求后面还加入了时钟显示clk_out来保证数据输入在时钟上升沿之前1、设计思路序列检测器有输入信号d_in和输出信号f。
输入输出的的逻辑关系为：当外部输入x第一个为“1”，外部输出Z为“0”；当外部输入x第二个为“0”，外部输出Z为“0”；当外部输入x第三个为“1”，外部输出Z才为“1”。
要判断输入序列中的一段是否为“101”，电路需要用不同的状态来标记。
假设电路的初始状态A,d_in输入第一个“1”，检测器状态由A转换到B,B代表101序列中的第一个“1”，输出为f=0,如果之后继续输入“1”还会保持在这个状态；d_in输入“0”，检测器由B转换到C,C代表101序列中的“0”，输出f=0；d_in输入第三个值“1”时检测到完整的101序列，输出f=1，同时因为输入为“1”，状态由C又转换回B；如果d_in输入第三个值为“0”，状态由C退回到初始状态A，输出f=0。
以上为序列检测器的功能分析。
由此可以画出序列检测器的状态图状态表如下：2、实验过程(1) 用计算机QuartusII 9.0软件新建工程，新建VHDL，写入程序代码，运行调试直至编译成功。
(2) 新建波形仿真软件，设置endtime,输入输出信号，运行，观察仿真结果确认无误。
序列检测器实验报告
序列检测器设计实验内容：设计一个1110010序列检测器，即检测器检测到序列1110010时，输出为1，否则输出为0。
输入信号：一个时钟输入信号clk；一个输入端x以输入序列来检测；一个输入y用来选择是检测序列1110010或是检测自己输入的序列；一个输入k(7..0)用来输入想要检测器检测的序列；输出信号：一个7位输出信号q，用来输出正在检测的7位序列；一个1位输出信号unlk,当被检测序列符合时，输出unlk为1否则为0；中间信号：再定义两个7位的中间信号a和combination;执行操作：在上升的时钟沿时候，将从x输入的序列赋给7位a，在y等于1的情况下，令中间信号combination为1110010，否则，在y等于0的情况下，令中间信号combination为从k输入的七位长序列。
最后把a的值赋给q，如果a与combination输出unlk等于1否则等于0。
（1）序列检测器语言设计：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity xulie2 isport (clk,x:in std_logic;y:in std_logic;k:in std_logic_vector(7 downto 1);unlk:out std_logic;q:out std_logic_vector(7 downto 1)); end xulie2;architecture art of xulie2 issignal a:std_logic_vector(7 downto 1);signal combination: std_logic_vector(7 downto 1);beginprocess(clk)beginif clk'event and clk='1' thena<=a(6 downto 1)&x;if y='1' thencombination<="1110010";else combination<=k;end if;end if;q<=a;end process;unlk<='1' when(a=combination) else '0';end art;序列检测器波形图：其中ENDTIME=10.0us GRIDSIZE=100.0ns波形图分析：如图，选择输入端y输入为1时，q对应着输出从x输入的7位序列，如果从x输入的待检测的7位序列为1110010时，unlk为1，否则为0，当选择输入端y输入为0时，q依旧对应着输出从x输入的待检测的当前7为序列，但是只有当从x输入的7为序列与从k输入的7位序列一致时，输出端unlk才为1，否则为0。
数字逻辑实验 8_序列检测器
实验八序列检测器的设计与仿真一、实验要求1.用VHDL语言设计一个Mealy机以检测“1101001”序列；2.用VHDL语言设计一个Moore机以检测“1101001”序列；3.在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确。
二、实验内容用VHDL语言设计各一个mealy和moore状态机测试“1101001”位串的序列检测器，并通过仿真波形验证设计的功能是否正确。
三、实验过程由于在报告1中已经详尽描述了如何使用Quartus 2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL 语言描述实现元件的功能的过程进行阐述。
1.Mealy机选择File→New，弹出新建文本对话框，在该对话框中选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。
library ieee;use ieee.std_logic_1164.all;entity melay isport(clk,rst,d: in std_logic;z: out std_logic);end melay;architecture arc of melay istype state_type is(s0,s1,s2,s3,s4,s5,s6);signal state: state_type;beginprocess(clk,rst)beginif rst= '1' thenstate<=s0;elsif (clk'event and clk ='1') thencase state is --1101001when s0 =>if d='1' thenstate<=s1;elsestate<=s0;end if;when s1=>if d='1' thenstate<=s2;elsestate<=s0;end if;when s2=>if d='0' thenstate<=s3;elsestate<=s2;end if;when s3=>if d='1' thenstate<=s4;elsestate<=s0;end if;when s4=>if d='0' thenstate<=s5;elsestate<=s1;end if;when s5=> --1101001if d='0' thenstate<=s6;elsestate<=s1;end if;when s6=>if d='1' thenstate<=s0;elsestate<=s0;end if;end case;end if;end process;process(state,d)begincase state iswhen s6=>if d='1' thenz<='1';elsez<='0';end if;when others=>z<='0';end case;end process;end arc;保存文件并编译，选择菜单File→New，选择Vector Waveform File新建波形图，添加节点，参数设置为：End Time=2us, Grip size=50ns。
实验5 序列检测器
数字系统设计与PLD应用实验报告实验名称：实验5序列检测器学院：大数据与信息工程学院专业：电子信息工程姓名：李晓雪学号：1108040198年级：大四任课教师：尉学军2014 年 12 月 7 日实验5 序列检测器一．实验目的（1）了解用状态机的方法设计序列检测器（2）实验一个11010串行序列检测器，用VHDL语言描述该电路二、实验原理序列检测器的示意图如图一所示11010序列检测器的状态转换图如图二所示三、实验内容（1）用VHDL语言编写11010序列检测器源程序。
给出正确仿真波形图。
（2）用VHDL分别设计一个包含（11010）和不包含的序列发生器。
（3）将上述两个序列发生器分别和序列检测器结合成一个文件（级联），并编译、模拟获得正确的仿真波形。
四、实验结果1、序列检测器（检测11010）根据状态转换通过VHDL语言实现序列检测器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jc11010 ISPORT(DIN,CLK,RST:IN STD_LOGIC;SOUT:OUT STD_LOGIC);END jc11010 ;ARCHITECTURE BEHA V OF jc11010 ISTYPE STATES IS (S0,S1,S2,S3,S4);SIGNAL ST,NST:STA TES:=S0;BEGINCOM:PROCESS(ST,DIN) BEGINCASE ST ISWHEN S0=>IF DIN='1'THEN NST<=S1;ELSE NST<=S0;END IF; WHEN S1=>IF DIN='1'THEN NST<=S2;ELSE NST<=S0;END IF; WHEN S2=>IF DIN='1' THEN NST<=S2;ELSE NST<=S3;END IF; WHEN S3=>IF DIN='1' THEN NST<=S4;ELSE NST<=S0;END IF; WHEN S4=>IF DIN='1' THEN NST<=S2;ELSE NST<=S0;END IF; WHEN OTHERS=>NST<=S0;END CASE;END PROCESS;REG:PROCESS (CLK,RST)BEGINIF RST='1' THEN ST<=S0;ELSIF CLK'EVENT AND CLK='1' THEN ST<=NST;END IF;END PROCESS REG;SOUT<='1' WHEN ST=S4 ELSE '0';END BEHA V;波形仿真结果：2.采用状态机方法设计序列发生器11010序列产生器的VHDL语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY csq11010 ISPORT(CLK:IN STD_LOGIC;Z :OUT STD_LOGIC);END csq11010 ;ARCHITECTURE RTL OF csq11010 ISTYPE STATE_TYPE IS(S0,S1,S2,S3,S4,S5);SIGNAL CURRENT_STATE,NEXT_STATE:STATE_TYPE; BEGINSYNCH: PROCESSBEGINWAIT UNTIL CLK'EVENT AND CLK='1'; CURRENT_STATE<=NEXT_STATE;END PROCESS;STATE_TRANS:PROCESS(CURRENT_STATE)BEGINCASE CURRENT_STATE ISWHEN S0=>NEXT_STATE<=S1;Z<='1';WHEN S1=>NEXT_STATE<=S2;Z<='1';WHEN S2=>NEXT_STATE<=S3;Z<='0';WHEN S3=>NEXT_STATE<=S4;Z<='1';WHEN S4=>NEXT_STATE<=S5;Z<='0';WHEN S5=>NEXT_STATE<=S0;Z<='1';END CASE;END PROCESS;END RTL;仿真波形结果：（产生的11010序列串）3、随机序列产生器（产生序列1100101）VHDL语言：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SY4 ISPORT(CLK:IN STD_LOGIC;Z :OUT STD_LOGIC);END SY4 ;ARCHITECTURE RTL OF SY4 ISTYPE STATE_TYPE IS(S0,S1,S2,S3,S4,S5,S6);SIGNAL CURRENT_STATE,NEXT_STA TE:STA TE_TYPE; BEGINSYNCH: PROCESSBEGINWAIT UNTIL CLK'EVENT AND CLK='1';CURRENT_STATE<=NEXT_STA TE;END PROCESS;STA TE_TRANS:PROCESS(CURRENT_STATE)BEGINCASE CURRENT_STATE ISWHEN S0=>NEXT_STATE<=S1;Z<='1';WHEN S1=>NEXT_STATE<=S2;Z<='1';WHEN S2=>NEXT_STATE<=S3;Z<='0';WHEN S3=>NEXT_STATE<=S4;Z<='0';WHEN S4=>NEXT_STATE<=S5;Z<='1';WHEN S5=>NEXT_STATE<=S6;Z<='0';WHEN S6=>NEXT_STATE<=S0;Z<='1';END CASE;END PROCESS;END RTL;波形仿真结果：3、11010序列产生器与11010序列检测器级联后的电路图：波形仿真结果：4、不包含11010的任意序列产生器与11010序列检测器级联后的电路图：波形仿真结果：。
EDA设计实验_序列检测器-
实验题目：设计串行数据检测器实验说明：设计一个“1101”串行数据检测器。
使得但输出序列中出现“1001”时，结果中就输出1。
输入/输出如下所示：输入x：000 101 110 011 011 101 101 110 101输出z：000 000 000 010 010 000 001 000 000实验分析：初始状态设为s0，此时检测数据序列为“0000”，当再检测到一个0时，仍为s0，当检测到1时，进入下一个状态s1，此时序列为“0001”；当在状态s1检测到0时，进入到状态s2，此时序列为“0010”，当检测到1时，仍为s1；当在状态s2检测到0时，进入到状态s3，此时序列为“0100”，当检测到1时，进入s1；当在状态s3检测到0时，进入s0，当检测到1时，进入状态s4，此时序列为“1001”，结果输出为1；当在s4检测到0时，进入状态s2，当检测到1时，进入状态s1。
状态图如下：实验代码：module sjjcq10_3(x,z,clk,reset,state);input x,clk,reset;output z;output[2:0]state;reg[2:0]state;reg z;parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4;always@(posedge clk)beginif(reset)begin state<=s0;z<=0;endelsecasex(state)s0: beginif(x==0) begin state<=s0;z<=0;endelse begin state<=s1;z<=0;endends1: beginif(x==0) begin state<=s2;z<=0;endelse begin state<=s1;z<=0;endends2:beginif(x==0) begin state<=s3;z<=0;endelse begin state<=s1;z<=0;endends3:beginif(x==0) begin state<=s0;z<=0;endelse begin state<=s4;z<=1;endends4:beginif(x==0) begin state<=s2;z<=0;endelse begin state<=s1;z<=0;endenddefault: state<=s0;endcaseendendmodule实验仿真波形：分析：每当到达状态四即s4，此时检测序列为“1101”，输出即为1.。
自-基于FPGA序列检测器设计
目录1摘要 (1)2设计步骤 (1)2.1划分状态 (1)2.2画出状态图 (1)2.3列出状态表 (1)2.4化简状态表 (2)2.5对状态进行编码并化简状态图 (2)2.6画出真值表 (2)3用QuartusII进行软件仿真 (3)3.1初步仿真 (3)3.2修改问题 (4)4心得体会 (5)4.1化简问题 (5)4.波形输出问题 (5)5参考文献 (5)1摘要序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。
本次课程设计是设计检测110码的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA的软件仿真。
最后通过QuartusII的波形输出对设计方案进行检测，经检测波形输出正确设计符合要求。
2设计步骤2.1划分状态对于110码可以划分为S1，S2，S3,S4四种状态，分别是：S1：只有’0’信号的输入状态S2：检测到1个’1’信号S3：检测到连续的俩个’1’信号S4：检测到’110’信号2.2画出状态图如图-1所示（A表示输入Z表示输出）2.3列出状态表2.4化简状态表将状态的次态变化以及输入输出完全相同的现态进行合并入下表所示。
表-22.5对状态进行编码并化简状态图化简后状态有三个，可以用二进制代码组合（00，01，10，11）综合多方面考虑，这里采用00，01，11，00循环码变化顺序可以使电路更简单，于是令S1=00，S2=01，S3=11，得状态图如下。
图-22.6表-3经卡诺图化简得表达式如下：J1=Q0A K1=~AJ0=A K0=~AY=Q1~A（重做）经检查可以自启动逻辑算正确。
3用QuartusII进行软件仿真3.1初步仿真图-3如图-3所示本系统是由两个JK触发器和若干个与非门按照计算出的逻辑表达式连接而成的。
这张图是从QuartusII中的电路文件中截取下的硬件电路仿真另外JK触发器是用VerilogHDL程序编写的程序如下：module JK_FF(Q,Qnot,J,K,CP);output Q,Qnot;input J,K,CP;reg Q;assign Qnot=~Q;always @ (negedge CP)case ({J,K})2'b00:Q<=Q;2'b01:Q<=1'b0;2'b10:Q<=1'b1;2'b11:Q<=~Q;endcaseendmodule图-43.2修改问题这个波形仿真基本正确但还存在问题，就是输出脉冲宽度不一致，经检查发现是由于竞争冒险与输入信号与时钟不同步产生的影响。
序列信号检测器的设计与实现 数电实验报告
数字电路与逻辑计实验报告序列信号检测器的设计与实现一、课题名称：序列信号检测器的设计与实现二、实验目的：（1）熟悉用VHDL语言设计时序逻辑电路的方法；（2）熟悉序列信号检测器的设计方法；（3）了解状态机的设计方法。
三、实验所用仪器及元器件：（1）计算机（2）直流稳压电源（3）数字系统与逻辑设计实验开发板四、实验内容：用VHDL语言设计实现一个序列信号检测器，当检测到“101”时，输出为“1”；其他情况时，输出为“0”，仿真验证其功能，并下载到实验板测试。
五、设计思路与过程：第1步，画出原始状态图和状态表。
根据任务书要求，设计的序列检测器有一个外部输入x和一个外部输出Z。
输入和输出的逻辑关系为：当外部输入x第一个为“1”，外部输出Z为“0”；当外部输入x第二个为“0”，外部输出Z为“0”；当外部输入x第三个为“1”，外部输出Z才为“1”。
假定有一个外部输入x序列以及外部输出Z为:输入x： 0 1 0 1 1 1 0 1 1 1 1 0 1输出Z： 0 0 0 1 0 0 0 1 0 0 0 0 1要判别序列检测器是否连续接收了“101”，电路必须用不同的状态记载外部输入x的值。
假设电路的初始状态为A，x输入第一个值“1”，检测器状态由A装换到B，用状态B记载检测器接受了101序列的第一个值“1”，这时外部输出Z=0；x输入“0”，检测器状态由B装换到C，用状态C记载检测器接受了101序列的第二个值“0”，外部输出Z=0；x输入第三个值“1”，检测器状态由C装换到D，外部输出Z=1。
然后再根据外部输入及其他情况时的状态转移，写出相应的输出。
以上分析了序列检测器工作，由此可画出图一所示的原始状态图。
根据原始状态图可列出原始状态表，如表一所示。
0/0图一原始状态图表一：原始状态表第2步，在对原状态表进行简化，从状态表就可以看出B 、D 两个状态为等价状态。
从而可得简化后的状态表表二和状态图图二：图二 简化状态图表二：简化后的状态表第3步，状态分配：给A 分配编码00，B 分配01，C 分配11，则可得状态转移表三：表三：简化后的状态转移表第4步，选择存储器的类型，确定存储电路的激励输入： 选择使用D 触发器来完成此任务。
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题目：设计110序列检测器，当输入信号时输
出，否则
一、设计思路
我们采用Moore机完成这个功能。
对于触发器的选择，为了简便我们选用D触发器以及基本的门电路完成基本设计。
二、时钟同步状态机
1根据题目要求我们得到下面的状态图
状态表示的意义Q X=0 X=1 输出Z 等待1的出现 A A B 0
出现1 B A C 0
出现11 C D C 0
出现110 D A B 1
*
Q
2 转移输出表
01
Q Q输入X
输出Z
X=0 X=1
00 00 01 0
01 00 11 0
11 10 11 0
10
00
01 1
01Q Q **
3 状态图如图：
通过卡诺图化简可得 转移方程：
00111
=Q Q Q Q X Q X
**+=
输出方程：01Z Q Q •=
我们选择D 触发器作为记忆电路部分 由D 触发器的特征方程: Q D *= 得激励方程：
00111D =Q Q Q X D X
+=
三、Verilog 程序如下： module shiyan2 (clk,x,z); input clk,x; output z; wire[1:0] state;
wire[1:0] excite;
nextlogic u1(x,state,excite); statememory u2(clk,excite,state); outputlogic u3(state,z); endmodule
module statememory (clk,d,q); input clk;
input[1:0] d;
output[1:0] q;
reg[1:0] q;
always @ (posedge clk) begin
q <= d;
end
endmodule
module nextlogic (x,q,d);
input x; input[1:0] q;
output[1:0] d;
assign d[0]=(q[1]&q[0])|(q[1]&x); assign d[1]=x;
endmodule
module outputlogic (q,z); input[1:0] q;
output z;
assign z=(!q[1])&q[0]; Endmodule
四、仿真结果及电路图得到功能仿真结果为：
时序仿真结果为：
利用程序生成的电路图为
从电路图和仿真结果来看这次的仿真能够完全达到题目的要求。