8位序列检测器的设计
8位SARADC设计说明书
8位SAR ADC1关键名词解释文档中描述了12位ADC。
2功能概述图二。
1系统结构ADC子系统2包括一个8通道可配置模拟多路复用器(AMUX2)、一个可编程增益放大器(PGA2)和一个500ksps、8位分辨率逐次逼近型寄存器ADC，其中集成了一个跟踪保持电路。
AMUX2、PGA2和数据转换模式可由软件通过特殊功能寄存器进行配置。
仅当ADC2控制寄存器(ADC2_CN)的AD2EN位设为“1”时，ADC2子系统(8位ADC、采样保持和PGA)才使能。
当AD2EN位为“0”时，ADC2子系统处于低功耗关断模式。
ADC2有8个测量通道，由寄存器MUX_2SL选择通道。
PGA AMUX输出信号的放大系数由ADC2配置寄存器adc2 _ cf中的AMP2GN2-0决定，PGA可以通过软件编程为0.5、1、2、4，复位时的默认增益为0.5。
界面描述●3工作原理及电路性能分析3.1数字部分控制逻辑比较简单，主要总结控制逻辑的主要特点。
1)注意移位寄存器的第一位逻辑。
比较开始时，SAR的第一位设置为1，然后设置为0。
移位寄存器工作时只有一位是1，这就需要移位寄存器第一个触发器的输出Q端和输入D端有反馈逻辑。
2)当移位寄存器移位完成比较时，移位寄存器的下一位会发出完成信号通知数据寄存器，这样之前已经完成比较的位会一起输出。
同时，第一次转换后会通知采样信号，可以进行下一次采样。
3)双端差分输入和单端输入决定解码的最高位，通道配置寄存器提供通道配置信号，与ADC最高位形成决策逻辑。
4)移位寄存器和数据存储寄存器的复位信号也很重要，关系到ADC的启动。
3.2模拟部分3.2.1关于采样精度和采样时间SAR时钟频率为6MHz，所以比较器的延迟应为170ns，参考电压为 2.4v，比较器的分辨率为1/2 LSB = 4.6875mv，因此每级比较器的输出都有一个有限摆幅的反馈电路。
采样建立时间要求由下式给出:SA是建立精度，用LSB的分数表示(例如，0.25的建立精度相当于1/4 LSB)。
基于FPGA的序列检测器设计
计 的序列检测器容 易修改 ，可移植 性好。
１．序列检测器的原理
在数字通信 中 ，为 了保证信 息的可靠传输 ，一般需要 在发送端加人
固定 的同步码组 ，而在接 收端则需 要检 出该 同步码 组。接 收端 采用 的
序列检 测器就是 一种用 来检测一 组或多组 序列信号 的 电路 ，当检测 到 一 组 或多组 由二 进制组 成的脉 冲序列信号 时 ，如果 这组码 与检测器预
始检测 。直 到在连续 的检测 中所收到的每一位码 与预置数的对应码相
同 。
２．序列检测器 的工作过程
根据 序列检 测器 的原理 ，设 计序列检 测器 的关 键在 于获取正确 的
状 态转移 图 ，为 了减 少错 误检测 的概 率 ，序 列检测 器应 该预置 起始 状 态 。本设 计的序列检测 器能够从连续接收 到的一 组串行码流 中检测 出
—
一
ＥＮＴＩＴＹ ｊｃｑ ＩＳ
ＰＯＲＴ（ｅｌｋ，ｒｓｔ， ＩＮ ＳＴＤ—ＬＯＧＩＣ；一 工作 时钟 ，复位信号 ，串行输
入 数据位
ＥＮＤ ｊｃｑ；
ｙ：ＯＵＴ ＳＴＤ ＬＯＧＩＣ）；一 检测结果输 出 —
ＡＲＣＨＩＴＥＣＴＵＲＥ ａｒｔ ＯＦ ｊｃｑ ＩＳ
ＴＹＰＥ ＳＴＡ ｉｓ（ｓ８，ｓ７，ｓ６，ｓ５，ｓ４，ｓ３，ｓ２，ｓｌ，ｓｏ）；
先设置 的码相 同则输 出 １，否则输 出 ０。由于这种 检测 的关 键在于正确
序列码 的收到必 须是连 续的 ，这 就要求检测 器必须 记住前一 次的正确
码及 正确的序列 ，直 到连续的检 测中所 收到的每一 位码都 与预置数 的
对应码 相 同。在检测过 程中 ，任 何一位不相 等将 回到初始状 态重新检测器 每收到 一个符合 要求 的串行码 ，就需要一 个状态进 行
8位数码扫描显示电路设计实验
实验一基本组合电路设计(1)实验目的：熟悉 Quartus U的文本输入设计法和原理图输入设计法，学习简单组合电路以及多层次电路的设计、仿真和硬件测试。
(2)实验内容：I.利用Quartus U完成2选1多路选择器的文本编辑输入。
【参考程序】：ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = ' O' THEN y <= a ;ELSE y<= b ;END IF;END PROCESS;END ARCHITECTURE one ;n .将实验I中的2选1多路选择器生成一个元件 mux21a利用原理图输入设计方法实现图1-1的双2选1多路选择器，并将此文件放在同一目录中。
最后进行编译、仿真，并对其仿真波形作出分析说明。
川.对U进行引脚锁定及硬件下载测试。
建议选择实验电路模式5,用键1（PIOO, 引脚号为1）控制sO;用键2（PIO1,引脚号为2）控制s1; a3、a2和a1分别接clock5（引脚号为16）、clockO （引脚号为93）和clock2 （引脚号为17）；输出信号outy接扬声器spker （引脚号为129）。
通过短路帽选择clock5接1024Hz 信号，clock0接256Hz信号，clock2接8Hz信号。
最后进行编译、下载和硬件测试实验（通过选择键1、键2、控制s0、s1,可使扬声器输出不同音调）。
（3）实验报告：1.实验U的原理图。
2•实验U的仿真波形报告分析说明。
3.实验川硬件测试的详细实验说明。
图1-1 双2选1多路选择器实验_二基本时序电路设计（1）实验目的：熟悉Quartus U的VHDL文本设计过程，学习简单时序电路的设计、仿真和硬件测试。
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
序列检测器实验报告
序列检测器设计实验内容：设计一个1110010序列检测器，即检测器检测到序列1110010时，输出为1，否则输出为0。
输入信号：一个时钟输入信号clk；一个输入端x以输入序列来检测；一个输入y用来选择是检测序列1110010或是检测自己输入的序列；一个输入k(7..0)用来输入想要检测器检测的序列；输出信号：一个7位输出信号q，用来输出正在检测的7位序列；一个1位输出信号unlk,当被检测序列符合时，输出unlk为1否则为0；中间信号：再定义两个7位的中间信号a和combination;执行操作：在上升的时钟沿时候，将从x输入的序列赋给7位a，在y等于1的情况下，令中间信号combination为1110010，否则，在y等于0的情况下，令中间信号combination为从k输入的七位长序列。
最后把a的值赋给q，如果a与combination输出unlk等于1否则等于0。
（1）序列检测器语言设计：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity xulie2 isport (clk,x:in std_logic;y:in std_logic;k:in std_logic_vector(7 downto 1);unlk:out std_logic;q:out std_logic_vector(7 downto 1)); end xulie2;architecture art of xulie2 issignal a:std_logic_vector(7 downto 1);signal combination: std_logic_vector(7 downto 1);beginprocess(clk)beginif clk'event and clk='1' thena<=a(6 downto 1)&x;if y='1' thencombination<="1110010";else combination<=k;end if;end if;q<=a;end process;unlk<='1' when(a=combination) else '0';end art;序列检测器波形图：其中ENDTIME=10.0us GRIDSIZE=100.0ns波形图分析：如图，选择输入端y输入为1时，q对应着输出从x输入的7位序列，如果从x输入的待检测的7位序列为1110010时，unlk为1，否则为0，当选择输入端y输入为0时，q依旧对应着输出从x输入的待检测的当前7为序列，但是只有当从x输入的7为序列与从k输入的7位序列一致时，输出端unlk才为1，否则为0。
序列检测器之状态机设计
序列检测器之状态机设计一、实验目的8位序列数“110110011”的检测，当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的“密码”数相同，则输出1，否则仍然输出0。
二、实验原理（1）状态机用于序列检测器的设计比其他方法更能显示其优越性。
（2）序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种监测器必须记住前一次的正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。
在检测的过程中，任何一位不相等都将回到初始状态重新开始检测。
三、实验步骤（1）检测数据110110011，高位在前的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT(DIN,CLK, RST : IN STD_LOGIC;--串行输入数据位/工作时钟/复位信号 SOUT : OUT STD_LOGIC);--检验结果输出END SCHK;ARCHITECTURE behav OF SCHK ISTYPE states IS (S0, S1, S2, S3,S4, S5, S6, S7, S8);--定义各种状态SIGNAL ST, NST: states :=s0 ;--设定现态变量和次态变量BEGINCOM: PROCESS(ST, DIN) BEGIN --组合进程，规定各状态转换方式CASE ST IS --11010011WHEN s0 => IF DIN = '1' THEN NST <= s1 ; ELSE NST<=s0 ; END IF ; WHEN s1 => IF DIN = '0' THEN NST <= s2 ; ELSE NST<=s0 ; END IF ; WHEN s2 => IF DIN = '0' THEN NST <= s3 ; ELSE NST<=s0 ; END IF ; WHEN s3 => IF DIN = '1' THEN NST <= s4 ; ELSE NST<=s0 ; END IF ; WHEN s4 => IF DIN = '1' THEN NST <= s5 ; ELSE NST<=s0 ; END IF ; WHEN s5 => IF DIN = '0' THEN NST <= s6 ; ELSE NST<=s0 ; END IF ; WHEN s6 => IF DIN = '1' THEN NST <= s7 ; ELSE NST<=s0 ; END IF ; WHEN s7 => IF DIN = '0' THEN NST <= s8 ; ELSE NST<=s0 ; END IF ; WHEN s8 => IF DIN = '0' THEN NST <= s3 ; ELSE NST<=s0 ; END IF ; WHEN OTHERS => NST<=s0;END CASE;END PROCESS;REG: PROCESS (CLK,RST) BEGIN ---时序进程IF RST='1' THEN ST <= s0;ELSIF CLK'EVENT AND CLK='1' THEN ST <= NST; END IF;END PROCESS REG;SOUT <= '1' WHEN ST=s8 ELSE '0' ;END behav ;（2）生成的RTL电路图如下所示：图（1）（3）生成symbol如图所示：图（2）（4）对其进行波形仿真得到波形如下所示：图（3）四、结果分析图（3）的波形显示，当有正确序列进入时，到了状态S8时，输出正确标志SOUT=1。
11100111的序列检测器
《电子设计基础》课程报告设计题目：序列检测器学生班级：电气1101学生学号：20115122学生姓名：代涛指导教师：刘春梅时间：2013/6/28一、 设计任务用D 触发器设计一个11100111的序列检测器。
二、设计要求用D 触发器设计序列检测器。
三、 设计内容1、设计思想由课程设计的题目可知，该电路输入为序列号，所以还需一个序列发生器，输出为脉冲信号，最后安一个LED 灯来检测脉冲。
由于输入序列号为8位的，所以需要3个D 触发器。
2、设计说明该电路的元器件主要由D 触发器，与、非、或门，电源，LED 灯组成。
输入的序列号经D 触发器和门电路组成的电路输出为脉冲信号，当输入的序列号为11100111就会产生高电平，使LED 灯亮。
3、系统方案由于方便，我令A=000，B=001，C=010，D=011，E=100，F=101，G=110，H=111。
X 为输入信号，Y 为输出信号。
0/01/1状态转换图从表上可以看出状态D和I是等价状态，可以合并。
所以可以将I一行去n+1根据真值表得到输入的表达式，下面用卡诺图进行化简。
D 2 Q 1 XQ 0 Q 200 01 11 10 00011110D 2=X —Q 2Q —1Q —0+X —Q —2Q 1Q 0+XQ 2Q —1Q 0+XQ 2Q 1Q —D 1 Q 1 XQ 0 Q 2 00 01 11 100001 1110D 1=X(Q 1+Q 0)D 0Q 1 X Q 0 Q 2D0=X(Q1+Q—0)+Q2Q—1Q—0Y=XQ1Q2Q34、设计方案（1）、序列发生器为了仿真能成功，我设计了一个序列发生器。
序列信号是把一组0、1数码按一定规则顺序排列的串行信号，该序列发生器能发出11100111的序列号，为了测试我连了个LED灯，当出现高电平时灯亮。
序列发生器发出的序列波形仿真（2）、序列检测器序列检测器是一种能够检测输入的一串二进制编码，当该二进制码与事先设定的码一致时，检测电路输出高电平，否则输出低电平。
8位序列检测器的设计
8位序列检测器的设计西华大学课程设计说明书八位序列检测器设计摘要:序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。
本文介绍了一种采用单片PGA 芯片进行脉冲序列检测器的设计方法，主要阐述如何使用新兴的 EDA器件取代传统的电子设计方法，利用 FPGA 的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使设计的电路体积更小功能更强大。
本次课程设计设计出能够检测序列“11010011”的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA 的软件仿真。
最后通过QuartusII 的波形输出对设计方案进行检测，在硬件调试经检测输出正确设计符合要求。
关键词: VHDL 序列检测 Quartus? FPGAAbstract,Sequence detector system used for communication on the detection code disabled, or is the extraction of the desired signal,that is, once detected, the required high output signal, which in the broad field of digital communications to be transported. This paper presents a single FPGA chip with the detector pulse sequence design method, mainly on how to us e new device to replace the traditional EDA electronic design, the use of FPGA's programmability, concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence "11010011" sequence detectors, and detector in order to describe the sequence of thebased software simulation. Finally, the output of the waveform design process and FPGA-QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output.Keywords: VHDL Sequence detection Quartus? FPGA西华大学课程设计说明书目录1前言 ..................................................................... .. (1)1.1 课题设计背景 ..................................................................... ............................................... 1 2. 总体方案设计 ..................................................................... . (2)2.1 方案比较 ..................................................................... .. (2)2.2 两种方案的论证与比较 ..................................................................... ........................ 3 3. 单元模块设计 ..................................................................... . (4)3.1 序列信号发生器 ..................................................................... .. (4)3.2序列检测器 ..................................................................... .. (6)3.3计数器 ..................................................................... . (7)3.4 顶层文件设计 ..................................................................... ....................................... 8 4 系统调试与验证 ..................................................................... .. (9)4.1待测序列的输入 ..................................................................... (9)4.2 时序仿真 ..................................................................... (11)4.3结果分析 ..................................................................... .............................................. 12 5 总结与体会 ..................................................................... ..................................................... 13 6 辞谢 ..................................................................... .. (14)7 参考文献 ..................................................................... (15)西华大学课程设计说明书1前言1.1 课题设计背景随着数字通信的广泛应用,可编程逻辑器件容量、功能的不断扩大,集成电路的设计已经进入片上系统(SOC)和专用集成电路(ASIC)的时代。
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八位序列检测器设计摘要:序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。
本文介绍了一种采用单片PGA 芯片进行脉冲序列检测器的设计方法，主要阐述如何使用新兴的EDA 器件取代传统的电子设计方法，利用FPGA 的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使设计的电路体积更小功能更强大。
本次课程设计设计出能够检测序列“”的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA 的软件仿真。
最后通过QuartusII 的波形输出对设计方案进行检测，在硬件调试经检测输出正确设计符合要求。
关键词: VHDL 序列检测QuartusⅡFPGAAbstract：Sequence detector system used for communication on the detection code disabled, or is the extraction of the desired signal, that is, once detected, the required high output signal, which in the broad field of digital communications to be transported. This paper presents a single FPGA chip with the detector pulse sequence design method, mainly on how to us e new device to replace the traditional EDA electronic design, the use of FPGA's programmability, concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence ""sequence detectors, and detector in order to describe the sequence of the design process and FPGA- based software simulation. Finally, the output of the waveform QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output.Keywords：VHDL Sequence detection QuartusⅡFPGA目录1前言 (1)课题设计背景 (1)2. 总体方案设计 (2)方案比较 (2)两种方案的论证与比较 (3)3. 单元模块设计 (4)序列信号发生器 (4)序列检测器 (6)计数器 (7)顶层文件设计 (8)4 系统调试与验证 (9)待测序列的输入 (9)时序仿真 (11)结果分析 (12)5 总结与体会 (13)6 辞谢 (14)7 参考文献 (15)1前言课题设计背景随着数字通信的广泛应用,可编程逻辑器件容量、功能的不断扩大,集成电路的设计已经进入片上系统(SOC)和专用集成电路(ASIC)的时代。
由于硬件描述语言VHDL可读性、可移植性、支持对大规模设计的分解和对已有设计的再利用等强大功能,迅速出现在各种电子设计自动化(EDA)系统中,先进的开发工具使整个系统设计调试周期大大地缩短。
利用硬件描述语言(如VHDL)来完成对系统硬件功能的描述,在EDA工具的帮助下通过波形仿真得到时序波形,这样就使得对硬件的设计和修改过程软件化,提高了大规模系统设计的自动化程度。
传统的脉冲序列检测器，它的实现方法是把一个算法转化为一个实际数字逻辑电路的过程。
在这个过程中，我们所得到的结果大概一致，但是在具体设计方法和性价比上存在着一定的差异，存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周期长等缺点。
而利用FPGA作为硬件电路，采用VHDL等硬件描述语言对硬件的功能进行编程，加快了系统的研发进程，采用数字化的控制方式，大幅度提高了逻辑控制的精确度，实时控制效果好，实践证明，FPGA芯片可以代替传统的复杂的电路，而且可以大比例地缩小了电路的硬件规模，提高了集成度，降低开发成本，提高系统的可靠性，为脉冲序列检测器电路的设计开辟了新的天地。
脉冲序列检测器在现代数字通信系统中发挥着重要的作用，通过中小规模的数字集成电路构成的传统脉冲序列检测器电路往往存在电路设计复杂体积大、抗干扰能力差以及设计困难、设计周期长等缺点。
因此脉冲序列检测器电路的模块化、集成化已成为发展趋势，它不仅可以使系统体积减小、重量减轻且功耗降低、同时可使系统的可靠性大大提高。
随着电子技术的发展，特别是专用集成电路(ASIC)设计技术的日趋完善，数字化的电子自动化设计(EDA)工具给电子设计带来了巨大变革,尤其是硬件描述语言的出现，解决了传统电路原理图设计系统工程的诸多不便。
随着ASIC技术、EDA技术的不断完善和发展以及VHDL、HDL等通用性好、移植性强的硬件描述语言的普及，FPGA等可编程逻辑器件必将在现代数字应用系统中得到广泛的应用，发挥越来越重要的作用。
2. 总体方案设计通过查阅大量相关技术资料，并结合自己的实际知识，我们主要提出了两种技术方案来实现系统功能。
下面我将首先对这两种方案的组成框图和实现原理分别进行说明，并分析比较它们的优劣。
方案比较方案一工作原理：基于FPGA的多路脉冲序列检测器的设计方案，使用VHDL语言设计时序逻辑电路，先设计序列发生器产生序列：010；再设计序列检测器，检测序列发生器产生序列，若检测到信号与预置待测信号相同，则输出“1”，否则输出“0”，并且将检测到的信号的显示出来。
系统框图如图所示：图方案二工作原理：使用proteus软件进行仿真，先画出原始状态图和状态表，在根据状态图使用D触发器，与门，或门以及非门等元件画出时序逻辑图，再根据结果译码，最后使用LED灯显示结果。
系统框图如图所示：图两种方案的论证与比较第一种方案使用quartus软件进行仿真和验证，直接输入源代码比较简单方便，并且还可以检测其他的序列，只需要修改一部分代码就可以实现。
方案二使用proetus软件进行仿真和验证，需要先进行复杂的状态图分析，如果需要检测的序列过长就会造成原理图连接过于复杂，不易实现。
而且一旦原理图连接好久只能检测一种序列，如果要检测其他序列就要重新连图。
通过比较发现第一种方案明显优于第二种方案，因此选择第一种方案。
3. 单元模块设计主要介绍系统各单元模块的具体功能、电路结构、工作原理、以及各个单元模块之间的联接关系；同时本节也会对相关电路中的参数计算、元器件选择、以及核心器件进行必要说明。
序列信号发生器序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号。
利用状态机设计，首先定义一个数据类型FSM_ST它的取值为st0到st15的16个状态。
表序列信号发生器的代码如下：LIBRARY IEEE;USE SHK ISPORT (CLK,RST :IN STD_LOGIC; CO :OUT STD_LOGIC );END SHK;ARCHITECTURE behav OF SHK ISTYPE FSM_ST IS (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);SIGNAL REG:FSM_ST;SIGNAL Q:STD_LOGIC;BEGINPROCESS(CLK,RST)BEGINIF RST ='1' THEN REG<=s0;Q<='0';ELSIF CLK'EVENT AND CLK='1' THENCASE REG ISWHEN s0=> Q<='1'; REG<=s1; WHEN s1=> Q<='0';REG<=s2;WHEN s2=> Q<='1';REG<=s3; WHEN s3=> Q<='1';REG<=s4;WHEN s4=> Q<='0';REG<=s5; WHEN s5=> Q<='1';REG<=s6;WHEN s6=> Q<='0';REG<=s7; WHEN s7=> Q<='0';REG<=s8;WHEN s8=> Q<='0';REG<=s9; WHEN s9=> Q<='1';REG<=s10;WHEN s10=> Q<='1';REG<=s11; WHEN s11=> Q<='0';REG<=s12;WHEN s12=> Q<='1';REG<=s13; WHEN s13=> Q<='0';REG<=s14;WHEN s14=> Q<='1';REG<=s15; WHEN s15=> Q<='0';REG<=s0;WHEN OTHERS=>REG<=s0;Q<='0';END CASE;END IF;END PROCESS; CO<=Q;END behav;转化成可调用的元件：图波形仿真如下：图序列检测器脉冲序列检测起可用于检测一组或多组二进制码组成的脉冲序列信号，当序列检测器连续接收到一组穿行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确的序列，直到连续的检测中所收到的每一位码都与预置数的对应码相同。