课程设计------序列检测器
EDA实验报告实验三、序列检测器的设计
实验三、序列检测器的设计一、预习内容1、预习序列发生器和检测器的基本工作原理；2、画出实验原理草图；3、写出实验的基本步骤和源程序。
二、实验目的1、掌握序列检测器的工作原理；2、学会用状态机进行数字系统设计。
三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1、检测连续4个‘1’的状态机，画出状态转移图，并写出VHD代码；（必做部分）2、了解试验箱，完成数据分配器的硬件实验。
（实验一的硬件操作，首次使用请谨慎使用试验箱！）3、检测“10001110”序列，当检测到该序列后输出为‘1’。
（此部分选作）五、实验原理和实验内容1、序列发生器原理（此部分选作）在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器。
本实验要求产生一串序列“10001110”。
该电路可由计数器与数据选择器构成，其结构图如图6－1所示，其中的锁存输出的功能是为了消除序列产生时可能出现的毛刺现象：图6－1 序列发生器结构图2、序列检测器的基本工作过程：序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。
当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
状态图如图6－2所示：图6－2 序列检测器状态图3、状态机的基本设计思想：在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。
同时，状态机的设计方法也是数字系统中一种最常用的设计方法。
一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。
EDA序列检测器设计课程设计
EDA序列检测器设计课程设计一、课程目标知识目标：1. 让学生掌握EDA（电子设计自动化）序列检测器的基本原理与设计流程；2. 使学生了解并掌握数字逻辑设计的基本方法，以及Verilog HDL硬件描述语言；3. 帮助学生理解同步时序电路的工作原理，掌握序列检测器的功能与实现。
技能目标：1. 培养学生运用Verilog HDL进行数字电路设计与仿真能力；2. 培养学生运用EDA工具（如ModelSim、Quartus II等）进行电路仿真、调试的能力；3. 提高学生分析问题、解决问题的能力。
情感态度价值观目标：1. 培养学生积极探究、主动学习的兴趣和热情，增强学生的自主学习能力；2. 培养学生的团队合作意识，提高沟通与协作能力；3. 增强学生的创新意识，鼓励学生勇于尝试、善于实践。
本课程针对电子工程及相关专业高年级学生，结合课程性质、学生特点和教学要求，将课程目标分解为具体的学习成果。
在教学过程中，注重理论与实践相结合，以实际工程项目为背景，引导学生通过自主学习、团队合作、实践创新等方式，达到本课程的教学目标。
通过本课程的学习，使学生具备一定的EDA 技术基础，为未来从事电子设计及相关领域工作打下坚实基础。
二、教学内容1. 序列检测器原理：介绍序列检测器的基本概念、功能、分类及其在数字系统中的应用。
- 教材章节：第三章第二节- 内容：同步时序电路原理，序列检测器设计方法。
2. Verilog HDL基础：讲解Verilog HDL硬件描述语言的基本语法、数据类型、运算符和建模方法。
- 教材章节：第四章- 内容：模块化设计，行为描述与结构描述，组合逻辑与时序逻辑描述。
3. 序列检测器设计：结合实例，分析序列检测器的设计方法与步骤。
- 教材章节：第五章第三节- 内容：Mealy型与Moore型序列检测器设计，状态编码，状态转移图。
4. EDA工具应用：介绍ModelSim、Quartus II等EDA工具的使用，进行电路仿真与调试。
数字逻辑课程设计——111序列检测器
课程设计课程名称数字逻辑设计题目“1 1 1”序列检测器专业计算机科学与技术专业班级0706姓名孙禹指导教师巩晶2009 年06 月28 日课程设计任务书学生姓名孙禹学生专业班级计算机 0706指导教师巩晶学院名称计算机科学与技术学院一、题目：“1 1 1”序列检测器。
原始条件：使用D触发器( 74 LS 74 )、“与”门( 74 LS 08 )、“或”门( 74 LS 32 )、非门( 74 LS 04 )，设计“1 1 1”序列检测器。
二、要求完成设计的主要任务如下：1．能够运用数字逻辑的理论和方法，把时序逻辑电路设计和组合逻辑电路设计相结合，设计一个有实际应用的数字逻辑电路。
2．使用同步时序逻辑电路的设计方法，设计“1 1 1”序列检测器。
写出设计中的5个过程。
画出课程设计图。
3．根据74 LS 74、74 LS 08、74 LS 32、74 LS 04集成电路引脚号，在设计好的“1 1 1”序列检测器电路图中标上引脚号。
4．在试验设备上，使用74 LS 74、74 LS 08、74 LS 32、74 LS 04集成电路连接、调试和测试“1 1 1”序列检测器电路。
指导教师签名：2009 年6 月29 日系主任（责任教师）签名：2009 年月日一、实验目的：1、深入了解与掌握同步时序逻辑电路的设计过程；2、了解74LS74、74LS08、74LS32及74LS04芯片的功能；3、能够根据电路图连接好实物图，并实现其功能。
学会设计过程中的检验与完善。
二、实验内容描述：题目：“1 1 1”序列检测器。
原始条件：使用D触发器( 74 LS 74 )、“与”门( 74 LS 08 )、“或”门( 74 LS 32 )、非门( 74 LS 04 )，设计“1 1 1”序列检测器。
集成电路引脚图：D触发器( 74 LS 74 ) “与”门( 74 LS 08 )“或”门( 74 LS 32 ) 非门( 74 LS 04 )三、实验设计过程：第1步，画出原始状态图和状态表。
时序电路设计-101序列检测器
数字逻辑设计及应用课程设计报告*名：**学号：*************选课号：设计题号： 5一．设计题目：设计101序列检测器二．设计要求要求使用状态机设计一个序列检测器，检测输入数据，当输入中出现101时，输出1，否则输出为0。
不进行重复判断，即当出现10101…时，输出为00100…判断的具体流程如下：1.电路复位，进入状态S0，等待输入2.S0状态下：如果输入为0，则停留在S0，如果输入为1，则跳转到S13.S1状态下：如果输入为0，则跳转到S2，如果输入为1，则停留在S14.S2状态下：如果输入为1，则输出1，并跳转到S0，如果输入为0，则输出0，并跳转到S0检测器电路实现：时钟信号，1 bit输入待判断信号，1bit输出判断结果。
三．设计过程1.设计方案：通过使用ISE编写verilog语言，实现以下过程：1s3只有当s3接收到的输入信号为1的时候，输出才会为1，其余时候输出都为0.2.设计程序：模块文件：`timescale 10ns/1ns//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 21:02:40 06/06/2012// Design Name:// Module Name: abcd// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////// module abcd(input reset,input clk,input ipt,output reg result);parameter [1:0] s0 = 2'b00, s1 = 2'b01, s2 = 2'b10;reg[1:0] state;always @ (posedge clk)beginif(reset)beginstate<=s0;result<=0;endelsebegincase(state)s0:beginif(ipt==0)beginstate<=s0;result<=0;endelsebeginstate<=s1;result<=0;endends1:beginif(ipt==0)beginstate<=s2;result<=0;endelsebeginstate<=s1;result<=0;endends2:beginif(ipt==0)beginstate<=s0;result<=0;endelsebeginstate<=s0;result<=1;endenddefault:beginstate<=s0;result<=0;endendcaseendendendmodule测试文件：`timescale 10ns / 1ps//////////////////////////////////////////////////////////////////////////////// // Company:// Engineer://// Create Date: 23:05:50 06/06/2012// Design Name: test_detector// Module Name: D:/TDDOWNLOAD/fortwo2/haha.v// Project Name: fortwo2// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: test_detector //// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////// module haha;module test_detector();reg clk;reg reset;reg ipt;wire result;reg[20:0] indata=20'b101001110011011110110;integer i;initial clk=1;always #1 clk=~clk;initialbeginreset=1;ipt=0;#4reset=0;for(i=0;i<21;i=i+1)beginipt=indata[i];#2;end#10$stop;endabcd detector_instance(.clk(clk),.reset(reset),.ipt(ipt),.result(result));endmodule3.仿真结果四．设计结论(包括：设计结果分析、设计中遇到的问题、设计心得和体会等) 1.设计结果分析：以时钟信号的一个周期为基准，有仿真结果可看出，当输入（ipt）为连续的一个周期高一个周期的低一个周期的高（即101）时，输出（result）为高。
序列检测器verilog课程设计
序列检测器verilog课程设计一、课程目标知识目标：1. 掌握Verilog硬件描述语言的基本语法和结构；2. 理解序列检测器的基本原理和工作流程；3. 学会使用Verilog设计并实现序列检测器。
技能目标：1. 能够运用Verilog语言编写简单的数字电路模块；2. 能够对序列检测器进行模块划分，并进行代码编写和仿真；3. 能够分析并解决序列检测器设计过程中遇到的问题。
情感态度价值观目标：1. 培养学生对数字电路设计的兴趣和热情，提高其主动学习的积极性；2. 培养学生的团队协作意识，使其学会在团队中发挥自己的作用；3. 培养学生严谨的学术态度，注重实验数据和结果的分析。
分析课程性质、学生特点和教学要求：本课程为电子与计算机工程专业高年级学生的专业课程，旨在培养学生的硬件设计能力。
学生已具备一定的数字电路基础和Verilog编程能力。
课程要求学生能够独立完成序列检测器的设计和仿真，并在实践中提高自身的问题分析和解决能力。
课程目标分解为以下具体学习成果：1. 能够熟练使用Verilog编写基本的数字电路模块；2. 能够理解和分析序列检测器的工作原理；3. 能够独立完成序列检测器的模块划分、代码编写和功能仿真；4. 能够针对设计过程中遇到的问题进行有效分析和解决；5. 能够在团队项目中发挥自己的优势，为团队贡献力量；6. 能够严谨对待学术问题，注重实验数据和结果的准确性。
二、教学内容1. Verilog基础知识回顾：变量定义、数据类型、运算符、控制语句等；2. 序列检测器原理讲解：序列检测器的功能、应用场景、工作原理及状态机设计方法；3. Verilog模块编写：根据序列检测器原理，编写Verilog代码，包括模块声明、端口定义、逻辑描述等；4. 序列检测器模块划分：对序列检测器进行模块划分，实现模块化设计；5. 代码仿真与调试：使用ModelSim等仿真工具，对Verilog代码进行功能仿真，分析并解决可能出现的问题；6. 实验与分析：结合实际电路，搭建序列检测器，进行验证实验，分析实验结果；7. 团队项目实践：分组进行序列检测器设计，培养学生的团队协作能力和实际操作能力；8. 课程总结与拓展：对本章节内容进行总结，拓展学习其他类型的数字电路设计方法。
EDA课设-序列信号检测器
课程设计任务书学生姓名：李鹤健专业班级：电子1002班指导教师：韩屏工作单位：信息工程学院题目: D/A接口一、初始条件：可用仪器：PC机（Quartus II软件）硬件：EDA-IV型实验箱。
二、要求完成的主要任务:1设计一个有限状态机，用以检测输入序列“1110101101”由左开始。
（1）画出状态转换图；（2）使用VHDL语言编程；（3）使用EP1C3T144C8芯片。
2将所设计的整个系统写入CPLD 器件中，加上需要的外围电路在实验箱上实现整个系统的硬件搭建，并调试出结果。
3查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
三、时间安排：1、2012 年12月17日集中，作课程设计的任务布置。
2、2012 年12月18日至2012 年12月21日，进行课程设计，软件编程、仿真和调试。
3、2012 年12月22日，机房检查仿真结果，验证设计的可行性和正确性。
4、2012 年12月23日，熟悉实验平台和试验箱。
5、2012 年12月24日至2012年12月26日，进行设计的硬件调试。
6、2012 年12月27日至2012年12月28日，实验室检查设计成果，现场演示硬件实物，提交设计说明书及答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)Abstract (II)绪论 (1)1 QuartusII简介 (2)2 设计内容及要求 (3)2.1设计的目的及主要任务 (3)2.1.1设计的目的 (3)2.1.2 设计任务及主要技术指标 (3)2.2设计思想 (3)3 设计原理与模块分析 (4)3.1 序列检测器介绍 (4)3.2 序列检测器设计原理 (4)3.3 序列检测器模块 (4)3.3.1 分频器模块 (5)3.3.2 序列输入模块 (5)3.3.3 序列检测模块 (5)3.4顶层文件 (7)4 电路仿真与分析....................................................................................... 错误！未定义书签。
实验三_用状态机实现序列检测器的设计1
实验三_用状态机实现序列检测器的设计1实验三_用状态机实现序列检测器的设计1实验三：用状态机实现序列检测器的设计引言：序列检测器是一种通过检测输入序列中的特定模式来实现特定功能的电路。
在本实验中，将使用状态机来设计和实现一个简单的序列检测器，以此来加深对状态机概念的理解。
一、实验目的：1.理解状态机的基本概念和工作原理2.学习使用状态转移图设计状态机3.设计并实现一个简单的序列检测器二、实验原理：1.状态机概念状态机是由有限个状态和输入信号、输出信号及状态转移函数所确定的一种特殊的信息处理系统。
它根据输入信号的变化，通过状态转移函数切换状态，根据当前状态和输入信号来确定输出信号。
2.状态转移图状态转移图是一种图示方法，用于描述状态机的状态、输入和输出之间的关系。
它由状态节点和状态转移边组成。
状态节点表示状态，状态转移边表示状态之间的转移条件。
三、实验内容：1.确定序列检测器的功能和输入输出规格在本实验中，我们设计一个序列检测器来检测输入序列"101"。
当检测到输入序列为"101"时，输出信号为1，否则输出信号为0。
2.设计状态转移图根据输入输出规格，设计状态转移图。
状态转移图应包括初始状态、输入信号、输出信号和状态转移条件。
假设状态为S0、S1和S2，其中S0为初始状态。
输入信号为X，输出信号为Y。
状态转移条件如下：-从S0状态到S1状态，当输入信号X为1时-从S1状态到S2状态，当输入信号X为0时-从S2状态到S0状态，当输入信号X为1时状态转移图如下所示：```01S0→S1→S2↑______```3.实现状态机电路根据状态转移图，可以实现状态机电路。
使用触发器来存储状态。
每个触发器的输出连接到其他触发器的输入。
根据状态转移图，配置触发器的输入和输出。
配置表如下所示：```状态XY下一个状态S000S0S010S1S100S2S110S1S201S0S210S1```根据配置表，配置触发器的输入和输出。
序列检测器设计-modelsim-verilog-实验报告
实验四-序列检测一、实验目的：1.实验目的：通过学习硬件编程语言，掌握一般时序逻辑分析的方法。
2.学会使用Verilog语言编写实现任意序列检测。
3.学会使用Verilog编写测试文件testbech的方法并在Modelsim中实现时序仿真。
二、实验设备1.PC机一台2.Modelsim软件三、实验内容:序列检测器是能够与从二进制码流中检测出一组特定序列的信号的时序电路。
通过接受的序列号与检测其预设值比较，当检测到输入信号匹配时，输出响应的指示。
设计序列检测器，要求能够识别序列“10010”。
din为数字码流的输入，z是检测标记的输出，高电平表示“发现指定序列”，低电平表示“没有发现指定的序列”。
1.打开Modelsim软件，切换目录至常用位置，这里选择D:\seqdet。
（注，在D:\seqdet 目录下一保存有序列检测文件seqdet.v和测试文件seqdet_tb.v,源程序在附录里）2.然后新建工程，File ->New->Project,建立工程工程为seqdet，设置如下，并在接下来的步骤中添加序列检测文件seqdet.v和测试文件seqdet_tb.v。
4.编译文件编译无误后，进行仿真5.文件仿真在弹出的窗口中选择Design->work->seqdet_tb,默认选中优化选项。
选择OK6.添加信号到wave视图中。
在仿真状态下，切换到左侧导航窗口到object视图下，添加信号T，clk，rst，x，z，q到wave窗口中，添加完成后如图所示：7.运行仿真至1000ns，，波形图显示如图所示：8.结果分析：对上述图形分析如下，用蓝色表示的为第一次检测到匹配序列“10010”，黄色表示为第二次匹配序列，紫色表示为第三次匹配序列。
z分别在这三处匹配时输出高电平，其他为低电平，实现了序列检测的功能。
四，程序：①源程序模块seqdet.v ：module seqdet(input wire x, //信号输入input wire clk, //时钟信号input wire rst,output wire z,output reg [4:0] q //序列输出);wire [4:0] q_next;assign q_next ={q[3:0],x};assign z = (q_next== 5'b10010) ? 1'b1:1'b0;always @ (posedge clk,negedge rst)if(!rst)q <= 5'd0;elseq <= q_next;endmodule②测试程序模块seqdet_tb.v`timescale 1ns/1nsmodule seqdet_tb;localparam T =20;reg clk,rst;reg [23:0] data;wire z,x;wire [4:0] q;assign x = data[23];initialbeginclk =0;rst =1;#2 rst =0;#30 rst =1;data =20'b1100_1001_0000_1001_0100;#(T*1000) $stop;endalways #T clk = ~clk;always @ (posedge clk)#2 data = {data[22:0],data[23]};seqdet U1(.x(x),.z(z),.clk(clk),.q(q),.rst(rst));endmodule五、实验总结：通过本次实验，对Verilog硬件描述语言有了进一步认识，学会编写verilog语言的文本设计方法，并学会编写testbench测试程序。
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电子课程设计------序列检测器学院：专业班级：姓名:学号：指导老师：2012年12月目录一、设计任务与要求 (1)二、总体框图 (1)三、选择器件 (1)四、功能模块 (1)1、脉冲发生器 (1)2、序列检测器 (2)3、分频器 (3)五、总体设计电路图 (5)1、总体电路原理图 (5)2、Q UARATU SII的仿真结果图与分析 (5)3、管脚分配 (6)4、E DA实验箱验证 (6)序列检测器一、任务与要求设计一个序列检测器，在上升沿的作用下，输入一组二进制码，与预先设置的吗“11100101”一致时，输出A，不同时则输出B，（在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
）二、总体框图脉冲发生器：为检测器提供脉冲。
检测器：具有存储功能。
数码显示器：显示输出A或B方案：设计手动的脉冲发生器为检测器提供脉冲，使其正常工作，然后设计检测器存储的数字为“11100101”再用译码器使其显示在数码管上，这就要求检测器必须记住前一次的正确吗及正确序列，直到在连续的检测中所收到的每一位吗与预置数的对应码相同，否则重新开始检测。
三、选择器件芯片：EDA实验箱中EP1C12核心板；七段数码管等。
外围电路：将IO_CLK用导线连接到IO3上，将IO9，IO10用导线连接到两个LED灯上，接上电源下载完成即可验证。
四、功能模块1.脉冲发生器VHDL程序：LIBRARY ieee;use ieee.std_logic_1164.all;entity pulse isport(pul,M: in std_logic;nq,q: out std_logic--VGA:out std_logic_vector(3 downto 0));end pulse;architecture a of pulse issignal temp: std_logic;begin--VGA <= "0001";'q<=temp;nq<=not temp;process(m)beginif rising_edge(m) thenif pul='0' thentemp<='1';elsetemp<='0';end if;end if;end process;end a;生成模块：图1仿真结果及分析图2分析：作用是为序列检测器提供合适的脉冲,手按按钮PB（3），Q输出一个脉冲给下个模块的CLK。
当pul为1时q输出0；当pul为0时q输出为1.2、序列检测器VHDL语言library ieee;use ieee.std_logic_1164.all;entity CHK isport(din, clk, clr :in std_logic;ab : out std_logic_vector(3 downto 0));end CHK;architecture behav of CHK issignal q : integer range 0 to 8;signal d : std_logic_vector(7 downto 0);begind <= "11100101" ;process( clk, clr )beginif clr = '1' then q<= 0 ;elsif clk'event and clk='1' thencase q iswhen 0=> if din = d(7)then q<=1;else q<= 0; end if ;when 1=> if din = d(6)then q<=2;else q<= 0; end if ;when 2=> if din = d(5)then q<=3;else q<= 0; end if ;when 3=> if din = d(4)then q<=4;else q<= 0; end if ;when 4=> if din = d(3)then q<=5;else q<= 0; end if ;when 5=> if din = d(2)then q<=6;else q<= 0; end if ;when 6=> if din = d(1)then q<=7;else q<= 0; end if ;when 7=> if din = d(0)then q<=8;else q<= 0; end if ;when others => q <= 0;end case ;end if ;end process ;process ( q )beginif q = 8 then ab <= "1010" ;else ab <= "1011" ;end if ;end process ;end behav ;生成模块图3仿真结果及分析图4分析：此模块是一个对序列“11100101”的检测,当输入端DIN在八个脉冲的作用下分别输入11100101时Q端输出B,否则输出A。
3分频器VHDL语言LIBRARY ieee;use ieee.std_logic_1164.all;entity deled isport(ab: in std_logic_vector(3 downto 0);--sel: in std_logic;led: out std_logic_vector(6 downto 0) );end deled;architecture a of deled is--signal temp: std_logic;beginled <= "1111110" when ab= "0000" else"0110000" when ab= "0001" else"1101101" when ab= "0010" else"1111001" when ab= "0011" else"0110011" when ab= "0100" else"1011011" when ab= "0101" else"1011111" when ab= "0110" else"1110000" when ab= "0111" else"1111111" when ab= "1000" else"1111011" when ab= "1001" else"1110111" when ab= "1010" else"0011111" when ab= "1011" else"1001110" when ab= "1100" else"0111101" when ab= "1101" else"1001111" when ab= "1110" else"1000111" when ab= "1111" ;END a;生成模块图5仿真结果及分析图6图7分析：此模块的作用是将输出显示到数码管上。
当ab输入为1010时led输出为1110111（如图6）；当ab输入为1011时led输出为0011111（如图7）。
五、总体设计电路图1、总体电路原理图该程序是在连续脉冲的作用下检测序列“11100101”当输入完全符合时数码管显示B,当其中有一个出错时或序列不对时数码管显示A。
图82、QUARATU SII的仿真结果图与分析清零端是高电平有效，首先设清零端为高电平使之清零，然后在八个有效脉冲的作用下DIN输入“11100101”且顺序一致，此时数码管显示为“1110111”其它情况为“111100”。
仿真结果如下图：图93、管脚分配如下图图104、EDA实验箱验证（如图）将IO_CLK用导线连接到IO3上，将IO9，IO10用导线连接到两个LED灯上，打开电源并下载之后，手动按钮输入脉冲的作用下在EPIC12板上4位拨码键的SW【0】。
分别拨到“11100101”，其中“1”为高电位，“0”为低电位。
重复上述几次，多输几个输入，观察数码管的输出情况，经观察只有输入为“11100101”时数码管显示“A”（如图11）它情况显示“B”（如图12）。
图11图12。