实验四 下载及芯片测试实验(1)彩灯设计

实验四下载及芯片测试实验
一、实验目的：掌握引脚锁定、硬件下载及芯片测试方法。

学习开发板与外围电
路的连接以及与PC机的连接。

二、预习要求：实验前设计好彩灯显示控制电路程序。

彩灯的数目为8只。

要求
从左到右依次点亮一只灯，然后不停的循环。

认真阅读“KX2C5F+板_必读.pdf”文档。

特别是“使用注意1-
使用注意6”。

三、实验仪器：PC机，FPGA开发板，万用表，接线若干。

四、实验内容：
1、在所使用的计算机数据盘（E盘或F盘）里建立自己的文件夹（起
名要符合C的规则）。

2、在上述自己的文件夹中再建立两个文件夹（起名要符合C的规则）。

这两个文件夹一个称为底层文件夹，一个称为顶层文件夹。

底层文件夹存放彩灯显示控制程序，顶层文件夹存放顶层文件。

3、输入彩灯显示控制电路程序，将程序保存在底层文件夹中。

建立工
程，编译，改错，直至编译通过，最后仿真。

认真观察仿真波形，验证所设计电路的正确性。

创建该电路符号。

关闭该工程。

4、将底层文件夹中的VHDL文件和电路符号拷贝到顶层文件夹中。

5、在QUARTUSII中建立新的原理图文件，点击菜单File下的save as，
为这个空白原理图文件起名，保存（保存在顶层文件夹中），建立工程，当出现下图时，点击add all，将底层文件加入到顶层工程中。

点击’next’，直至完成工程的建立。

6、创建一个LPM_COUNTER。

双击原理图的空白处，出现的下面
“Symbol”框图。

点击MegaWizard Plug In Manager…，出现
点击“Next”，出现下图。

按箭头所指改变调整选项。

特别要注意，cnt 是为创建的LPM_COUNTER起的名称。

cnt前面的bocbi 为存放cnt文件的文件夹名。

点击“Next”，按照提示，创建的cnt如下图所示（具体操作参考教材P186）。

当出现下面框图时，
去掉最后一个红勾，点击”Finish”。

7、按下图连接好电路。

开发板上的时钟信号为20MHz，不适合直接加到彩灯显示控制电路上。

用上述的计数器将20MHz分频，取q[22]加到彩灯显示控制电路的CLK上。

保存，编译。

如果编译不成功，改错，编译，直至编译成功。

8、选定器件。

点击QuartusII菜单Assignments下的“Device”，出现选择器件系列及器件型号选择窗口。

按照实验中所给的器件型号选择器件系列及器件型号。

（请按照开发板上实际的芯片选择芯片系列，以及芯片型号）
选好器件后，重新全程编译。

9、查找管脚号。

观察开发板和外围电路。

将外围电路中的发光二极管编号（例如q(7)，q(6)….q(0)）。

确认电路的连接方法。

观察CLK的管脚号，并记录。

确定彩灯显示控制电路输出所接的端口，记录管脚号。

（例如q(7)准备接管脚号120，q(6)准备接管脚号122…..）
10、锁定管脚。

选择菜单Assignments下的Pins
出现下图。

在Location下选择对应管脚的管脚号。

将CLK锁定在开发板规定的管脚号上。

将输出端锁定在所选定的管脚号上。

所有的引脚锁定后，再次全程编译。

11、用万用表检查外围电路是否正常。

如正常，连接好开发板和外围电路。

请指导教师检查。

12、在老师检查后，将开发板与PC机连接（连接电源线，连接下载线）。

如果开发板第一次与PC机相连，计算机会发出询问，“发现新硬件，需要装驱动”。

操作过程请阅读教材P108 4.2.5节。

13、在菜单菜单Tools下选择programmer
打开编程窗口，观察箭头所指的信息。

如果显示“No Hardware”，点击左边的“Hardware Setup”，双击USB-Blaster。

如下图所示。

点击“Close”，关闭上面的窗口。

此时QUARTUSII的窗口应该为：
选中Program/Configure下方的框（出现勾）。

点击左边的“Start”，开始下载。

当显示100%时，下载成功。

观察彩灯的情况。

14、硬件测试。

改变彩灯显示控制电路CLK（从q[22]改为q[20]），重新全程编译，编译结束后再次下载，观察彩灯的情况。

如果彩灯的移动比未改时要快，说明硬件电路正常。

15、硬件测试。

改变彩灯的花案，重新全程编译，编译结束后再次下载，观察彩灯的情况。

如果彩灯的花案按照所修改的显示，说明硬件电路正常。

五、实验报告要求：
1.写出你实验时的芯片系列及芯片型号
2.实验箱连接在PC机的什么口上？
3.简要说明下载过程及在下载过程中遇到的问题
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY cai IS
PORT ( CLK: IN STD_LOGIC;
d: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END cai;
ARCHITECTURE ab of cai is
TYPE states IS (s0, s1, s2, s3,s4,s5,s6,s7);
SIGNAL st : states:=s0;
BEGIN
PROCESS(CLK,st)
BEGIN
IF CLK'EVENT AND CLK = '1' THEN
CASE ST IS
WHEN s0 => d<="00000001";st <=s1;
WHEN s1=> d<="00000010";st <=s2;
WHEN s2=> d<="00000100";st <=s3;
WHEN s3=> d<="00001000";st <=s4;
WHEN s4=> d<="00010000";st <=s5;
WHEN s5=> d<="00100000";st <=s6;
WHEN s6=> d<="01000000";st <=s7;
WHEN s7=>d<="10000000";st <=s0;
when others=> st<=s0;end case ;
end if;
end process;
end ab;。