Quartus II时序优化策略
Quartus II时序优化策略
物理综合优化
n
在布局布线阶段 Quartus II也可以 对设计网表进行 优化
− 改进某些布局的结
果 − 补偿适配器的布线 延时
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Together, the setup time and hold time form a Data Required Window, the time around a clock edge in which data must be stable.
Hold:
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异步信号流水线工作
n
在非常快的时钟域，加入流水线寄存器，以减小 延时。
Added pipeห้องสมุดไป่ตู้ine stage
D aclr aclr aclr Q
aclr
aclr
D
Q
D
Q aclr aclr
Global clock delay
D
Q
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03_Quartus II时序优化策略
Optimize for Speed
Apply globally Apply hierarchically Apply to specific clock domain
Enable netlist optimizations Enable physical synthesis
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Physical Synthesis
Re-synthesis based on fitter output
Makes
incremental changes that improve results for a given placement Compensates for routing delays from fitter
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WYSIWYG Primitive Resynthesis
3rd-party synthesis attributes
may be lost
Preserve/keep
Some registers may be
synthesized away
QuartusII时序约束
03
动态时序分析的优点是准确度 高，适用于精确分析和优化电 路性能。
时序分析的步骤
01
02
03
04
建立时序模型
根据电路的逻辑功能和结 构，建立相应的时序模型 ，包括建立时间、保持时 间和时钟周期等参数。
时序约束设置
根据时序模型，设置相应 的时序约束，包括时钟源 、时钟网络、触发边沿、 建立时间和保持时间等。
时钟策略优化
选择适当的时钟策略，如多源 时钟、时钟分频等，以满足时 序要求。
参数调整
调整编译器的参数设置，如设 置更严格的时序约束或调整时
序例外等。
优化工具
Quartus II 软件
Altera（现Intel）提供的集成开发环境（IDE），包含多种时序约束 和优化的工具和功能。
逻辑合成工具
如Yosys、ABC等开源逻辑合成工具，可以用于优化设计的逻辑结构 。
时序约束的分类
建立时间（Setup Time）：指信号在时钟边沿前应该 稳定的时间。
时钟周期（Clock Period）：指时钟信号的周期性时间 间隔。
保持时间（Hold Time）：指信号在时钟边沿后应该保 持稳定的时间。
偏斜（Skew）：指时钟信号或数据信号在不同路径上 的延迟差异。
02
CATALOGUE
时序约束是数字逻辑设计和 FPGA编程中的重要概念，它确 保了电路在时序上的正确性。
时序约束的重要性
1
时序约束是确保数字电路正常工作的关键因素。
2
在FPGA设计中，如果不进行正确的时序约束， 可能会导致时序违规、数据传输错误等问题。
3
通过合理的时序约束，可以优化设计，提高电路 的工作效率，降低功耗和减小面积。
采用Quartus II 5.0软件编译增强技术,提高高密度FPGA设计工作效率
采用编译增强技术，提高高密度FPGA设计工作效率Robert Kruger, Jennifer Stephenson Altera现场可编程门阵列（FPGA）体系创新以及向90nm工艺技术的过渡显著提高了FPGA的密度和性能。
FPGA设计人员不仅需要更高的逻辑密度和更快的性能表现，还要求具有嵌入式处理器、数字信号处理（DSP）模块以及其他硬件IP结构等复杂的器件功能。
但是，由于FPGA设计规模越来越大、越来越复杂，为了能够抓住稍纵即逝的市场机会，设计人员必需尽快完成其设计。
FPGA器件供应商一直努力提高编译时间效率，改善时序逼近流程，但是却无法满足设计人员更高效工作的要求。
Altera Quartus® II软件5.0增强编译技术明显缩短设计迭代时间，在关键性能通路上进行设计优化，保持性能已达到要求的区域特性不变，该技术是前所未有的，极大的提高了设计效率。
编译增强优势现在的一个高级FPGA标准编译流程包括RTL综合、布局布线等，高密度FPGA 的每次设计编译在任何情况下都要耗费45分钟到4个多小时的时间，这显然限制了设计人员每天所能进行的迭代次数，可能会少至两次，明显减缓了设计过程。
设计人员采用标准编译设计流程来优化部分设计时序性能时也会降低设计效率。
这种优化通常不利于逻辑布局，影响设计中其他部分的性能，不得不进行额外的多次设计迭代。
对于当今的高密度、高性能FPGA设计，必需具有设计和调试阶段快速迭代的能力。
Altera Quartus II软件5.0为高密度FPGA设计提供了最先进的技术，如以前只有专用集成电路（ASIC）才具有的增强设计和编译能力等。
与相应的ASIC相比，FPGA编译效率更高，ASIC即使采用增强方法，仍需要几小时到几天的时间来完成编译，而FPGA编译只需要几分钟到几小时的时间。
设计人员采用Quartus II增强编译技术，可以逐步编译其设计分区，比进行全部设计的标准编译时间缩短近70%。
Quartus 时序优化指南(中文)
通常
表 3. 指南比较 指南 1：流水线
3 个时钟延迟 利用 DSP 模块之内的加法器的 DSP 模块
指南 2：并行 DSP 模块 4 个时钟延迟 额外的 LE 来实现加法器逻辑
Altera 公司 2011 年 11 月
Arria V 时序优化指南8Biblioteka DSP 模块和核心逻辑接口
DSP 模块和核心逻辑接口
0 0
AV
AX
ADDNSUB_B
0 0
AV
AX
ADDNSUB_B
Data_Out
BY
BY
BX
BX
时序分析
本章节显示对于级联的 DSP 模块的关键时序路径的时序分析。设计示例约束在 312.5 MHz。
fMAX 和裕量
图 2 显示利用表 1 的设置来实现级联的 DSP 模块设计示例的 fMAX 和裕量。
f 对于一个 DSP 模块和核心逻辑接口的设计示例，请参考 Parallel DSP Blocks Interfacing Core Logic Design Example。
表 4. DSP 模块和核心逻辑接口的 ALTMULT_ADD 宏功能选项 (1/2)
部分
设置
乘法器的数量是多少？
A 输入总线应该有多宽？
f 对于一个级联的 DSP 模块的设计示例，请参考 Cascaded DSP Design Example。
表 1. ALTMULT_ADD 宏功能选项
部分 通常
乘法器表示法 输入配置 输出配置
设置 乘法器的数量是多少？ A 输入总线应该有多宽？ B 输入总线应该有多宽？ “ 结果 ” 输出总线应该有多宽？ 为每个时钟创建一个相关的时钟使能 乘法器 A 输入的代表格式是什么？ 乘法器 B 输入的代表格式是什么？ 乘法器的寄存器输入 A 乘法器的寄存器输入 B 乘法器的输入 A 与什么相连接？ 乘法器的寄存器输出
基于quartusii时序约束
关于quartus ii时序约束（1）2012-06-17 09:46:07| 分类：默认分类|举报|字号订阅一直以来都只是简单地理解了一下关于时序约束的内容，而工具也有默认classic的约束，加上目前的设计对时序没有很高的要求，所以就一直都没真正地自己做过一次约束，但是我知道，这部分是不可以跳过的，这部分也算是搞FPGA必须掌握的内容。
今天下午对这部分进行了初次探究，收获有如下：常用的约束有三种：1.时序约束2.区域约束3.位置约束时序约束的作用有：1.提高设计的工作频率2.获得正确的时序分析报告需要复习前面博文《FPGA学习之时序分析基础（7）》记住，堵塞原则是HDL语言的精髓，也就是说触发器是有延时作用的，虽然两个触发器使用的是同一个时钟，但是当第二个触发器接收第一帧数据的时候第一个触发器在发第二帧数据，而当第二个触发器接收第二帧数据的时候第一个触发器在发第三帧数据，依此类推，也就是说每一帧数据在两个触发器之间都有一个clk的时间前进，如果前进的时间太长，也即是系统给的时钟太快，就会出现无法满足第二个触发器setup的时间。
setup time 就是第二个触发器在接收到由第一个触发器上一个时钟发送的数据之前应空闲的时间。
公式：CLK+TCLK2-Tsu > Tclk1 + Tcd + Tdata所以系统CLK是和Tsu息息相关的，所以看时序报告的时候也是从Clock Setup‘clk’看最差路径等信息。
在FPGA设计工具中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。
通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。
下面对这几种路径分别进行讨论。
1. 从输入端口到寄存器：这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。
Quartus+II时序优化策略
©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera CorporationPhysical SynthesisTypes− Targeting performance during synthesis and/or fitting Combinational logic Register retiming Asynchronous signal pipelining Register duplication Effort− Trades performance vs. compile time − Specifies location (synthesis and/or fitting) of compilation time impact − Fast, Normal, or Extra− Targeting fitting Physical synthesis for combinational logic Logic to memory mappingNew or modified nodes appear in Compilation ReportTcl: set_global_assignment –name PHYSICAL_SYNTHESIS_EFFORT <Effort Level>© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 11 11Combinational LogicSwaps look-up table (LUT) ports within LEs to reduce critical path LEsa b - critical c d e f gLUTLUTa e c d b f gLUTLUT© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 12 12Gate-Level Register RetimingMoves registers across combinatorial logic to balance timing Trades between critical & non-critical paths Makes changes at gate level Does not change logic functionalityD Q >10 nsD Q >5 nsD Q >D Q >7 nsD Q >8 nsD Q >© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 13 13Asynchronous Control SignalsImprove recovery & removal timing Make control signal non-global− Project-wide Assignments ⇒ Settings ⇒ Fitter Settings ⇒ More Settings − Individually Set Global Signal logic option to OffEnable Automatic asynchronous signal pipelining option (physical synthesis)© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 14 14Asynchronous Signal PipeliningAdds pipeline registers to asynchronous clear or load signals in very fast clock domainsAdded pipeline stageD aclr aclr aclr QaclraclrDQDQ aclr aclrGlobal clock delayDQ© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 15 15DuplicationHigh fan-out registers or combinatorial logic duplicated & placed to reduce delayN© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 16 16Timing OptimizationGeneral Recommendations Analyzing Timing Failures Solving Typical Timing Failures© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 17Analyzing Timing FailuresTypical synchronous path−Registers can be internal or external to FPGAREG1 Input Failure Output Failure Failure within Clock Domain© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 18REG2 Internal External InternalExternal Internal InternalSlack Equations Setup Slack Equation:(latch edge + Tclk2 – Tsu) – (launch edge + Tclk1 + Tco + Tdata)Data Required Data Arrival Tsu, Th, Tco are usually fixed values; Function of siliconHold Slack Equation:(launch edge + Tclk1 + Tco + Tdata) – (latch edge + Tclk2 + Th)Data Arrival Data Required© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 19Slack Equations (cont.) Setup Slack Equation:(latch edge + Tclk2 – Tsu) – (launch edge + Tclk1 + Tco + Tdata)Data Required Data Arrival Timing issues show up hereHold Slack Equation:(launch edge + Tclk1 + Tco + Tdata) – (latch edge + Tclk2 + Th)Data Arrival Data Required© 2009 Altera Corporation Altera, Stratix, Arria, Cyclone, MAX, HardCopy, Nios, Quartus, and MegaCore are trademarks of Altera Corporation 20©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation©2009 Altera Corporation。
芯片设计中的时钟与时序优化策略
芯片设计中的时钟与时序优化策略在芯片设计的过程中，时钟与时序优化策略起着至关重要的作用。
时钟和时序是芯片设计中的两个关键概念，它们不仅决定了芯片的稳定性和性能，也对整个芯片系统的功能实现起到了至关重要的影响。
本文将介绍时钟与时序的概念，并详细探讨芯片设计中的时钟与时序优化策略。
一、时钟的作用和优化策略时钟是芯片设计中的重要组成部分，它负责驱动芯片内各个模块的工作。
时钟信号的频率和稳定性直接影响到芯片的性能和功耗。
为了优化时钟的作用，芯片设计者可以采取以下策略：1. 时钟频率优化：在芯片设计的过程中，可以通过分析芯片的工作负载和需求，合理地选择时钟频率。
高频率的时钟信号可以提高芯片的性能，但也会增加功耗和热量。
因此，需要在性能和功耗之间寻找一个平衡点，选择适当的时钟频率。
2. 时钟分配优化：对于大型芯片来说，时钟信号需要被准确地传递给各个模块。
合理的时钟分配可以减少时钟信号路径的长度，并降低时钟信号的延迟和损耗。
通过优化时钟布线和时钟网络的结构，可以提高芯片的运行稳定性和性能。
3. 时钟电源噪声优化：时钟信号与电源噪声之间存在着较大的相关性。
电源噪声会影响时钟信号的稳定性和质量，从而对芯片的性能产生不利影响。
因此，在芯片设计中，需要采取相应的措施来降低电源噪声，例如使用合适的电源滤波器和电源隔离技术。
二、时序的作用和优化策略时序是指芯片内各个时钟驱动模块工作时间的先后顺序。
时序设计的好坏对芯片的正常运行和性能有着至关重要的影响。
以下是一些时序优化策略的简要介绍：1. 时序约束优化：在芯片设计的过程中，需要对时序进行约束，以确保芯片的各个模块能够在正确的时间完成相应的操作。
通过细致的时序约束优化，可以最大程度地减少时序故障和互连延迟，提高芯片的工作效率和稳定性。
2. 时序路径优化：时序路径是指数据信号从输入端到输出端所经过的逻辑路径。
时序路径的优化可以通过合理的电路设计和时钟分配来实现。
通过减少时序路径的长度和延迟，可以降低芯片的功耗和时序故障率，提高芯片的性能和可靠性。
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速度优化设置
n n
选择速度优化
− 默认是速度和面积均衡balanced选项
可能导致逻辑资源增加
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WYSIWYG 基元重新综合
n
将第三方原子网表去映射回 逻辑门，然后重新映射到 Altera基元
−
使用集成综合时，不需要
n
需要考虑的
−
节点名称会变化 − 第三方综合属性可能会丢失 l 保留/保持 − 某些寄存器可能会被综合掉
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Tclk1 Tco
Data Valid
Data Arrival Time = launch edge + Tclk1 + Tco +Tdata
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时序优化议题2
n n n n n
一般建议 分析时序问题 解决典型时序问题 优化实例 优化总结
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Clock Arrival Time
n
The time for clock to arrive at destination register ’s clock input
REG1
PRE
REG2
D
Q
Comb. Logic
PRE
D
Q
CLR
CLR
Tclk2 Latch Edge CLK
Tclk2
REG2.CLK
REG2 Internal External Internal
External Internal Internal
Launch & Latch Edges
Launch Edge
CLK DATA Data Valid
Latch Edge
Launch Edge: Latch Edge:
the edge which “launches” the data from source register the edge which “latches” the data at destination register (with respect to the launch edge, selected by timing analyzer; typically 1 cycle)
物理综合优化
n
优化类型选项
− 性能优化 l 组合逻辑 l 异步信号流水线工作 l 寄存器复制 l 寄存器重新定时 − 面积优化 l 组合逻辑 l 逻辑至寄存器映射
n
努力等级
− 综合考虑性能和编译时间 − 正常、额外和快速
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时序问题分析
n
典型的同步时序模型
−
寄存器可以是FPGA内部的或外部的
REG1 Input Failure Output Failure Failure within Clock Domain
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组合逻辑
n
LE内部交换查找表 (LUT)， 以减少关键通路LE级 数
a b - critical c d e f g
LUT
LUT
a e c d b f g
LUT
LUT
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Clock Arrival Time = latch edge + Tclk2
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异步信号流水线工作
n
在非常快的时钟域，加入流水线寄存器，以减小 延时。
Added pipeline stage
D aclr aclr aclr Q
aclr
aclr
D
Q
D
Q aclr aclr
Global clock delay
D
Q
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寄存器重新定时
n
比流水线使用更少的寄存器
− 权衡关键路径和非关键路径的延时 − 在逻辑单元（LE）级进行操作 − 不改变逻辑功能
D Q
10 ns
D Q
5 ns
D Q
D Q
7 ns
D Q
8 ns
D Q
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物理综合优化
n
在布局布线阶段 Quartus II也可以 对设计网表进行 优化
− 改进某些布局的结
果 − 补偿适配器的布线 延时
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门级寄存器重新定时
n n n
在组合逻辑之间移动寄存器，以均衡时序 综合考虑关键和非关键路径 在门级进行改动
D Q >
10 ns
D Q >
5 ns
D Q >
D Q >
7 ns
D Q >
8 ns
D Q >
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Data Arrival Time
n
The time for data to arrive at destination register ’s D input
REG1
PRE
Tdata
Comb. Logic
REG2
PRE
D
Q
D
Q
Tclk1
CLR
CLR
TCO Launch Edge CLK REG1.CLK REG1.Q
时钟信号
n n n
逻辑综合速度优化 网表优化 物理综合
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综合网表优化
n n
在综合期间进一步优化网表 优化类型选择
− WYSIWYG 基元重新综合 − 门级寄存器重新定时
建立/修改编译报告中指出的节点
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DATA
D PRE Q
CLK