eda实验
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
eda技术实验报告
eda技术实验报告EDA技术实验报告引言EDA（Electronic Design Automation）技术是电子设计自动化的缩写，是现代电子设计中不可或缺的一环。
它通过计算机辅助设计，提高了电路设计的效率和质量。
本文将介绍EDA技术的背景、应用和实验结果。
背景随着电子产品的不断发展，电路设计变得越来越复杂，传统的手工设计已经无法满足需求。
EDA技术的出现填补了这一空白。
它利用计算机的强大计算能力和算法，帮助设计师完成电路设计、仿真、布局和验证等工作。
应用1. 电路设计EDA技术的核心应用是电路设计。
通过EDA工具，设计师可以绘制电路图、选择器件、进行参数设置等。
EDA工具还可以自动进行电路优化，提高电路性能。
2. 仿真验证在电路设计完成后，需要对电路进行仿真验证。
EDA技术可以提供准确的仿真结果，帮助设计师分析电路的性能和稳定性。
仿真验证可以帮助设计师发现潜在的问题，提前解决。
3. 物理布局物理布局是将电路逻辑转化为实际的物理结构。
EDA技术可以自动进行物理布局，优化电路的面积和功耗。
物理布局的好坏直接影响到电路的性能和可靠性。
4. 电路验证在电路设计完成后，需要进行电路验证，确保电路的正确性和可靠性。
EDA技术可以自动进行电路验证，提供准确的验证结果。
电路验证可以帮助设计师发现设计缺陷，提高电路的可靠性。
实验设计在本次实验中，我们选择了一款EDA工具进行实验。
首先，我们设计了一个简单的数字电路，包括与门和或门。
然后，利用EDA工具进行电路仿真和优化。
最后，对电路进行物理布局和验证。
实验结果通过实验，我们得到了以下结果：1. 仿真结果显示，设计的数字电路在不同输入条件下均能正确输出结果，验证了电路的正确性。
2. 通过优化算法，我们成功提高了电路的性能，减少了功耗和面积。
3. 物理布局结果显示，电路的布局紧凑，满足了设计要求。
4. 电路验证结果显示，电路的功能和性能均符合设计要求，验证了电路的可靠性。
EDA实验报告
EDA实验报告一、实验目的本实验旨在通过使用EDA（数据探索性分析）技术，进一步了解和分析所研究数据的特征、分布、关系以及可能存在的异常值等，从而为后续的数据建模和决策提供更加准确的依据。
二、实验步骤1. 数据收集与加载从数据源中获取所需数据集，并使用相应的数据加载工具将数据集导入到实验环境中。
多种数据源包括文件、数据库、API请求等方式均可。
2. 数据检查与预处理对导入的数据进行初步检查，包括数据类型、缺失值、异常值等方面的处理。
根据具体需求，对缺失值可以进行填充或删除操作，对异常值可以通过替换、删除或者修复的方式进行处理。
3. 数据探索性分析a) 描述性统计分析对各个变量进行描述性统计，包括计算均值、中位数、标准差等指标，以直观地了解数据的分布和变异程度。
b) 单变量分析对每个变量进行分析和探索，绘制直方图、箱线图、概率密度图等，以帮助我们了解变量的分布情况、异常值等。
c) 多变量分析使用散点图、柱状图、热力图等方式，对不同变量之间的关系进行分析。
可以通过相关性分析、协方差矩阵等方法来探索变量之间的线性关系。
4. 结果可视化在数据分析过程中，可以使用适当的可视化方法将分析结果直观地展示出来，如绘制折线图、散点图、热力图等。
可视化可以更好地理解数据的特征和趋势。
5. 异常检测与处理在探索性分析过程中，发现异常值后，需要进一步分析和决定如何处理它们。
可以采用剔除、修复等方式，使得数据能够更加符合实际情况。
6. 相关性分析对于关键变量之间的相互关系，可以使用相关性分析等统计方法来衡量它们的相关程度。
这可以帮助我们理解变量之间的影响和作用，以及它们与问题或目标变量之间的关系。
三、实验结果通过对所研究数据集的EDA实验，我们得出以下结论：1. 数据集的缺失值情况较为严重，需要进行适当的处理，以避免因缺失数据引起的结果不准确或失真的问题。
2. 变量A和变量B之间存在较强的正相关关系，即当A增加时，B 也会相应地增加；变量C则与变量A和B之间的关系较弱。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
EDA实验指导书全
实验一Quartus II开发环境入门一、实验目的1、了解QuartusII软件及基本操作2、熟悉图形编辑器Block Builder/Schematic File的设计输入3、掌握电路的编译和适配4、掌握电路仿真与时序分析5、熟悉3/8线译码器工作原理和五人表决器设计二、实验原理1、以3/8线译码器为例，总体思路以EP1C3中的三个拨位开关，SW3，SW2,SW1为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在七个彩灯上显示。
2、三、实验步骤主要仪器和设备：计算机，EDA实验箱。
步骤一：1、建立工程，设计输入。
选择菜单“File”→“New Preject Wizard”将设计文件加入工程中：点击下方的“Next” 按钮，在弹出的对话框中点击“File”栏的按钮，将此工程相关的所有VHDL文件加入进此工程(如果有的话)。
Cyclone系列的EP1C3T144C8按下“Next”后，出现仿真工具选择对话框。
不作任何选择。
4、完成设置点击“Next”后，完成工程的设定，点击“finish”。
步骤二：1、选择File/New或点击主菜单中的空白图标，进入新建程序文件状态，选择VHDL file 。
VHDL程序文件的扩展名是：* .vhd程序代码：-- A simple 3 to 8 decoderlibrary ieee;use ieee.std_logic_1164.all;entity decoder isport ( inp: in std_logic_vector(2 downto 0);outp: out std_logic_vector(7 downto 0)); end decoder;architecture behave of decoder isbeginoutp(0) <= '1' when inp = "000" else '0';outp(1) <= '1' when inp = "001" else '0';outp(2) <= '1' when inp = "010" else '0';outp(3) <= '1' when inp = "011" else '0';outp(4) <= '1' when inp = "100" else '0';outp(5) <= '1' when inp = "101" else '0';outp(6) <= '1' when inp = "110" else '0';outp(7) <= '1' when inp = "111" else '0';end behave;步骤三：1、选择菜单“File”→“New ” →“ Schematic File”，即弹出原理图编辑框。
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1. 实验目的
通过本次实验，了解EDA（Electronic Design Automation）的基本概念和应用模式，并通过实际操作掌握EDA工具的使用方法和流程。
2. 实验原理
EDA是电子设计自动化的缩写，是指通过计算机技术来实现电子系统设计的各个环节的自动化。
常用的EDA工具有电路仿真、电路布局、原理图设计、印刷电路板设计等。
3. 实验步骤
3.1 电路仿真
首先，我们需打开EDA工具，并导入所需的仿真器和电路元件库。
其次，我们需绘制电路图并进行仿真，根据仿真结果进一步分析和改进电路设计。
3.2 电路布局
在电路设计完成后，我们需进行电路布局，以便更精确地计算
电路性能和参数。
在布局过程中，我们需根据电路设计需求进行
元件排布，并考虑布局紧凑性和功耗等因素。
3.3 原理图设计
电路图设计是EDA工具中非常重要的一个环节，它可以帮助
我们全面了解电路设计的各个细节，确定电路元件的类型和参数，以及进一步优化电路性能。
3.4 印刷电路板设计
在进行电路仿真、布局、原理图设计后，我们需将电路设计转
化为印刷电路板（PCB）的形式。
在进行印刷电路板设计前，我
们需考虑各个细节，在选择印刷方式、器件布局、线路距离、阻
抗匹配等方面进行优化和调整。
4. 实验结论
通过本次实验，我深刻认识到EDA工具在电子设计中的应用
和重要性，并掌握了EDA工具的基本操作方法和流程。
此外，我
了解了EDA工具在电子设计和生产中的优势和局限性，对于今后
电子设计工作的开展和优化有很大的指导意义。
EDA实验报告
EDA实验报告EDA（VHDL编程）实验报告一、引言EDA (Electronic Design Automation) 是一种用于电子设计和验证的自动化工具。
VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述和建模数字系统。
本实验旨在使用VHDL编程并使用EDA工具进行设计和验证。
二、实验目的1.理解并熟悉VHDL编程2.学会使用EDA工具进行设计和验证3.实践数字系统的建模和仿真三、实验过程1.VHDL编程根据实验要求，我们使用VHDL编程来实现一个4位2选1多路器。
首先，我们定义输入端口和输出端口，并声明所需的信号和变量。
然后，我们编写组合逻辑和时序逻辑以实现所需的功能。
最后，我们将实例化该多路器并指定其输入和输出端口。
2.EDA工具设计和验证我们选择了 Xilinx ISE Design Suite 作为我们的 EDA 工具。
首先，我们创建一个新的项目并选择相应的 FPGA 芯片。
然后，我们添加我们的VHDL 设计文件到项目中，并进行综合、布局和路由。
最后，我们使用仿真工具验证我们的设计。
四、实验结果经过实验，我们成功地编写并实例化了一个4位2选1多路器。
我们使用 Xilinx ISE Design Suite 进行综合、布局和路由，并成功验证了我们的设计。
五、实验总结通过本实验，我们掌握了VHDL编程和EDA工具的使用。
我们学会了使用VHDL描述数字系统，并使用EDA工具进行设计和验证。
这些技能对于电子设计和验证非常重要，并将有助于我们更好地理解和应用数字系统的原理和方法。
在实验过程中，我们也遇到了一些困难和挑战。
例如，我们可能需要更深入地了解VHDL编程的语法和方法，以及如何使用EDA工具的高级功能。
此外，我们还需要更多的实践来提高我们的设计和仿真技能。
总之，本实验有助于我们深入学习和理解数字系统的设计和验证。
通过实践和使用EDA工具，我们能够更好地应用所学知识，提高我们的设计和验证能力。
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实验一
module add8_tp;
reg[7:0] a,b;
reg cin;
wire[7:0] sum;
wire cout;
parameter DELY=100;
add8 u1(sum,cout,a,b,cin);
initial begin
a=8'd0;b=8'd0;cin=1'b0;
#DELY a=8'd100;b=8'd200;cin=1'b1;
#DELY a=8'd200;b=8'd88;
#DELY a=8'd210;b=8'd18;cin=1'b0;
#DELY a=8'd12;b=8'd12;
#DELY a=8'd100;b=8'd154;
#DELY a=8'd255;b=8'd255;cin=1'b1;
#DELY $finish;
end
initial $monitor($time,,,"%d+%d+%b={%b,%d}",a,b,cin,cout,sum); endmodule
module add8(sum,cout,a,b,cin);
input[7:0] a,b;input cin;
output[7:0] sum;output cout;
assign {cout,sum}=a+b+cin;
endmodule
实验二
module qjadd(x,y,z,d,b);
input x,y,z;
output d,b;
assign d=((~x)&(~y)&(z))|((~x)&y&(~z))|(x&(~y)&(~z))|(x&y&z); assign b=((~x)&y)|((~x)&z)|(y&z);
endmodule
`timescale 1ns/1ns
module qjadd_tp;
reg x,y,z;
wire d,b;
parameter DELY=100;
qjadd u1(x,y,z,d,b);
initial begin
x=1'b0; y=1'b0; z=1'b0;
#DELY x=1'b0; y=1'b0; z=1'b1;
#DELY x=1'b1; y=1'b0; z=1'b0;
#DELY x=1'b1; y=1'b0; z=1'b1;
#DELY x=1'b1; y=1'b1; z=1'b0;
#DELY x=1'b1; y=1'b1; z=1'b1;
#DELY x=1'b0; y=1'b1; z=1'b0;
#DELY x=1'b0; y=1'b1; z=1'b1;
#DELY $finish;
end
initial $monitor($time,,,"%b-%b-%b={%b,%b}",x,y,z,d,b); endmodule
实验三
module count4(clk,reset,out);
input clk,reset; output reg[3:0] out;
always @(posedge clk)
begin
if(reset) out<=0;
else if(out<16) out<=out+1;
else out<=0;
end
endmodule
module count4_tp;
reg clk,reset;
wire[3:0] out;
parameter DELY=100;
count4 u1(clk,reset,out);
always #(DEL Y/2) clk=~clk;
initial
begin clk=0;reset=0;
#DELY reset=1;
#DELY reset=0;
#(DELY*20) $finish;
end
initial $monitor($time,,,"clk=%d reset=%d out=%d",clk,reset,out); endmodule
实验五
module acc16(a,reset,clk,c);
input [15:0] a;
input reset,clk;
output reg[15:0] c;
always@(posedge clk or negedge reset)
if(!reset) c=0;
else c=c+a;
Endmodule
`timescale 1ns/1ns
module acc16_tp;
reg[15:0] a;
reg clk,reset;
wire[15:0]c;
parameter DELY=100;
acc16 u1(a,reset,clk,c);
always #(DEL Y/2) clk=~clk;
initial fork clk=0;reset=0;a=1'd1;
#DELY reset=1;
#(DEL Y*10) a=1'd5;
#(DELY*20) $finish;
join
initial $monitor($time,,,"clk=%d reset=%d a=%d c=%d",clk,reset,a,c); endmodule。