锁相环(PLL)电路设计与应用
锁相环PLL基本原理设计与应用
AGC电路接收方框图如图2-1所示。
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图2-1 AGC电路的接收方框图
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工作原理: 它的工作过程是输入信号 经放大、变频、再放大 后，到中频输出信号，然后把此输出电压经检波和滤波，产生 控制电压 ，反馈回到中频、高频放大器，对他们的增益进行 控制。所以这种增益的自动调整主要由两步来完成：第一，产 生一个随输入 信号而变化的直流控制电压 (叫AGC电压)；第 二，利用AGC电压去控制某些部件的增益, 使接收机的总增益 按照一定规律而变化。
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图4-4 鉴相器的线性数学化模型（时域）
2．环路滤波器（Loop Filter，简称LF)
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环路滤波器是线性电路，由线性元件电阻、电感和电容 组成，有时还包括运算放大器在内。它是低通滤波器。在锁 相环路中，常用的滤波器有以下的三种，如图4-5所示。
图4-5 三种常用的环路滤波器
第四节 锁相环路(PLL)
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一、PLL概述
锁相环路是一个相位误差控制系统，是将参考信号与输出 信号之间的相位进行比较，产生相位误差电压来调整输出信号 的相位，以达到与参考信号同频的目的。
参考 信号
鉴相器
环路 滤波器
输出
压控
信号
振荡器
图4-1 锁相环系统框图
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锁相环路应用
锁相接收机 微波锁相振荡源 锁相调频器 锁相鉴频器 定时提取（滤波） 锁相频率合成器 ……
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鉴相器是相位比较装置，用来比较输入信号ui(t)与压控 振荡器输出信号uo(t) 的相位，它的输出电压ui(t)是对应于 这两个信号相位差的函数。
环路滤波器的作用是滤除ud(t)中的高频分量及噪声， 以保证环路所要求的性能。
《应用于LVDS的锁相环电路研究》
《应用于LVDS的锁相环电路研究》一、引言随着现代电子技术的飞速发展，数据传输速率的要求日益提高，低电压差分信号传输（LVDS）技术因其低功耗、高速度和低噪声的特性，在高速数据传输领域得到了广泛应用。
锁相环（PLL）电路作为LVDS系统中的关键部分，其性能的优劣直接影响到整个系统的稳定性和传输质量。
因此，对应用于LVDS的锁相环电路进行研究具有重要的现实意义。
二、锁相环电路的基本原理锁相环电路是一种闭环相位控制系统，主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。
其基本原理是通过鉴相器比较输入信号和压控振荡器输出的信号之间的相位差，将相位差转换为电压或电流信号，经过环路滤波器的滤波后，控制压控振荡器的频率和相位，使输出信号的相位与输入信号的相位保持一致。
三、LVDS中锁相环电路的应用在LVDS系统中，锁相环电路主要用于实现数据的同步传输。
由于LVDS采用差分信号传输方式，要求发送端和接收端之间的时钟信号必须保持严格的同步。
锁相环电路通过捕获输入信号的相位信息，将其与压控振荡器输出的信号进行比对和调整，从而保证数据的准确传输。
四、应用于LVDS的锁相环电路设计要点在应用于LVDS的锁相环电路设计中，需要注意以下几个要点：1. 输入范围和稳定性：设计时应考虑到输入信号的范围、频率波动和噪声干扰等因素，确保鉴相器能够准确捕获输入信号的相位信息。
2. 环路滤波器的设计：环路滤波器的作用是滤除鉴相器输出的高频噪声和杂散信号，为压控振荡器提供稳定的控制信号。
设计时需要考虑滤波器的带宽、阶数和稳定性等因素。
3. 压控振荡器的选择：压控振荡器的性能直接影响到锁相环电路的频率和相位调整范围。
选择时需要考虑其频率范围、相位噪声、功耗和稳定性等因素。
4. 电路布局与调试：在电路布局和调试过程中，需要考虑到电磁干扰（EMI）和电磁兼容性（EMC）等问题，确保锁相环电路的稳定性和可靠性。
五、实验结果与分析通过实验验证了应用于LVDS的锁相环电路的有效性和性能。
毕业设计论文：PLL锁相环电路
1摘 要随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。
本次毕业设计的主要任务是，采用0.180.18μμm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker 。
本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。
本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。
求。
关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.180.18μμm CMOS 工艺工艺AbstractWith the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the . The design focus on the layout of the PLL circuit, and the design tools is the Laker.This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements.Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process目 录 (11)摘 要.............................................................................................................................. (22)Abstract .......................................................................................................................... (44)第1章 绪论................................................................................................................ (44)1.1 锁相技术的发展.............................................................................................. (44)1.2 锁相环路的主要特性......................................................................................1.3 PLL锁相环的应用领域 (5)第2章 基于CMOS锁相环的电路设计 (7)2.1 锁相环的基本组成.......................................................................................... (77) (77)2.2 锁相环工作原理.............................................................................................. (88)2.3 鉴相器..............................................................................................................2.3.1 鉴频鉴相器（PFD） (9) (110)2.3.2 鉴频鉴相器设计.................................................................................. (110)2.4 环路滤波器....................................................................................................11 (11)2.5 压控振荡器....................................................................................................第3章 关于COMS锁相环的版图设计 (12) (112)3.1 电路设计........................................................................................................3.2 版图设计........................................................................................................ (112) (113)3.2.1 版图设计规则检查.............................................................................. (113)3.2.2 注意事项..............................................................................................3.3 锁相环的版图设计........................................................................................ (115) (117)第4章 结束语............................................................................................................ (118)参考文献...................................................................................................................... (119)致谢..............................................................................................................................第1章 绪论1.1锁相技术的发展 锁相技术起源于20世纪30年代，提出无线电调幅信号的锁相同步检波技术。
锁相环(PLL)原理及其应用中的七大常见问题
当 VCO/VCXO 的控制电压超出了 Vp，或者非常接近 Vp 的时候，就需要用有源滤波器。在对 环路误差信号进行滤波的同时，也提供一定的增益，从而调整 VCO/VCXO 控制电压到合适的 范围。 问：PLL 对于 VCO 有什么要求？以及如何设计 VCO 输出功率分配器？ 答：选择 VCO 时，尽量选择 VCO 的输出频率对应的控制电压在可用调谐电压范围的中点。 选用低控制电压的 VCO 可以简化 PLL 设计。 问：如何设置电荷泵的极性？ 答：在下列情况下，电荷泵的极性为正。 环路滤波器为无源滤波器，VCO 的控制灵敏度为正（即，随着控制电压的升高，输出频率增 大）。 在下列情况下，电荷泵的极性为负。环路滤波器为有源滤波器，并且放大环节为反相放大； VCO 的控制灵敏度为正。环路滤波器为无源滤波器，VCO 的控制灵敏度为负；PLL 分频应用， 滤波器为无源型。即参考信号直接 RF 反馈分频输入端，VCO 反馈到参考输入的情况。 问：为何我的锁相环在做高低温试验的时候，出现频率失锁？ 答：高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上 的器件高低温失效都有可能导致锁相环失锁。先从 PLL 频率合成器的外围电路逐个找出原 因，如参考源（TCXO，）是否在高低温试验的范围之内？ 问：非跳频（单频）应用中，最高的鉴相频率有什么限制？ 答：如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。数 据手册都提供了最高鉴相频率的值，另外，只要寄存器中 B > A，并且 B > 2，就可能是环 路锁定。通常最高频率的限制是：这里 P 为预分频计数器的数值。
问：环路滤波器采用有源滤波器还是无源滤波器？ 答：有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的 PLL 产生的频率的相 位噪声性能会比采用无源滤波器的 PLL 输出差。因此在设计中我们尽量选用无源滤波器。 其中三阶无源滤波器是最常用的一种结构。 PLL 频率合成器的电荷泵电压 Vp 一般取 5V 或者稍高，电荷泵电流通过环路滤波器积分后 的最大控制电压低于 Vp 或者接近 Vp。如果 VCO/VCXO 的控制电压在此范围之内，无源滤波 器完全能够胜任。
锁相环的组成,工作原理和应用
1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u （t）。
即u C（t）为：C（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为（8-4-5）对两边求微分，可得频差的关系式为（8-4-6上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。
锁相环的组成和原理及应用
锁相环的组成和原理及应用一.锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环(PLL)。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。
二.锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：(8-4-1)(8-4-2)式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压uD为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC(t)。
即uC(t)为：(8-4-3)式中的ωi为输入信号的瞬时振荡角频率，θi(t)和θO(t)分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即(8-4-4)则，瞬时相位差θd为(8-4-5)对两边求微分，可得频差的关系式为(8-4-6)上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc(t)为恒定值。
锁相环路及其在调频-鉴频电路中的应用
锁相环路及其在调频\鉴频电路中的应用摘要：本文主要介绍锁相环工作原理，及其在无线电技术中发挥的优越性能，给出一种实验的方法来测量锁相环的同步带和捕捉带，分析其在调频和鉴频电路中的应用。
关键词：锁相环；原理；同步带；捕捉带在无线电技术中，各种类型的反馈控制电路得到了广泛的应用。
锁相环路就是其中一种，它以其优越的稳频、滤波等性能，在许多反馈控制系统中发挥着重要的作用。
锁相环路在早期电视机同步系统中的应用，使电视图像的同步性能得到了很大的改善。
而在锁相环接收机中，由于中频信号可以锁定，频带可以做的很窄，带宽的大幅下降，使得输出信噪比大大提高了。
在空间技术中，比如接收来自宇宙飞行器的微弱信号，相比超外差式接收机的宽频带，信噪比也很低。
锁相环路简称锁相环（PLL）。
锁相环利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环输出信号频率能够自动跟踪输入信号的频率，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出信号与输入信号电压保持某种特定的关系，即输出电压与输入电压的相位被锁定，这也是锁相环名称的由来。
锁相环路由三部分组成：鉴相器PD、环路滤波器LF和压控振荡器VCO。
1鉴相器组成鉴相器PD通常鉴相器由模拟相乘器和低通滤波器组成。
设输入信号为Ui （t）和本振信号（压控振荡器输出信号）Uo（t）。
输入、输出信号在鉴相器中进行比较，输出一个与两者相位差成比例的电压，称作误差电压，记为Ud(t)；该电压是两个信号相位差的函数。
环路滤波器LF为线性电路低通滤波器，作用是滤除误差电压Ud（t）中的高频分量及噪声，具有窄带滤波器的特性。
如果电路设计合理，会得到一个极窄的通道。
经过LF输出的电压为Uc（t），将它加给压控振荡器。
压控振荡器VCO 通常由变容二极管和电抗管等组成振荡电路。
VCO的输出频率受Uc（t）的控制。
当Uc（t）变化时，引起二极管结电容的变化，从而振荡器频率发生改变。
锁相环pll原理与应用
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目 录
• 锁相环PLL的基本原理 • 锁相环PLL的种类与特性 • 锁相环PLL的应用 • 锁相环PLL的发展趋势与挑战 • 锁相环PLL的设计与实现
01
锁相环PLL的基本原理
PLL的基本结构
鉴相器（PD）
用于比较输入信号和反馈信号的相位 差。
压控振荡器（VCO）
相位同步
锁相环PLL用于电力系统的相位同步，确保不同电源之间的相位一 致，提高电力系统的稳定性。
频率跟踪
锁相环PLL用于电力系统的频率跟踪，实时监测电网频率变化，确 保电力系统的正常运行。
故障定位
通过分析电网信号的相位和频率变化，结合锁相环PLL实现电力故 障的快速定位和排查。
其他领域的应用
电子测量
PLL的发展趋势
高速化
随着通信技术的发展， 对信号的传输速率要求 越来越高，锁相环PLL 的频率合成速度和跟踪
速度也在不断加快。
数字化
随着数字信号处理技术 的进步，越来越多的锁 相环PLL开始采用数字 控制方式，提高了系统 的稳定性和灵活性。
集成化
为了减小电路体积和降 低成本，锁相环PLL的 集成化程度越来越高， 越来越多的功能被集成
软件PLL具有灵活性高、可重 构性好等优点，但同时也存在 计算量大、实时性差等缺点。
各种PLL的优缺点比较
1 2
3
模拟PLL
优点是响应速度快、跟踪性能好；缺点是元件参数漂移、温 度稳定性差。
数字PLL
优点是精度高、稳定性好、易于集成；缺点是响应速度慢、 跟踪性能较差。
软件PLL
优点是灵活性高、可重构性好；缺点是计算量大、实时性差 。