fpga原理图输入
FPGA仿真流程
QuartusII的设计流程QuartusII软件的使用方法一、设计输入1。
建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
此文件夹将被EDA软件默认为工作库（Work Library）。
一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
首先建立工作库目录，以便存储工程项目设计文件。
在D盘下新建文件夹并取名Mydesign。
双击QuartusII软件启动图标,即可启动QuartusII软件，启动界面如图1—2所示。
使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具,以及目标器件系列和具体器件等。
在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。
（1)打开建立新工程管理窗.选择菜单File→New Preject Wizard 命令，即弹出“工程设置"对话框（图1-3），以此来建立新的工程。
(2)在单击图1-3后,出现了设置工程的基本信息，如图1-4所示.单击此对话框最上一栏右侧的“… "按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下.这三行的第一行的d：\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名,工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名;第三行是当前工程顶层文件的实体名，这里即为half_add。
（2)将设计文件加入工程中。
单击图1—4中的Next 按钮，弹出对话框如图1—5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件;第2 种方法是单击Add All 按钮,将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。
原理图输入设计方法第三讲
第三章 原理图输入设计方法
8×8无符号乘法器
第 9 页
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第三章 原理图输入设计方法
仿真波形
第 10 页
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第三章 原理图输入设计方法
8×8有符号乘法器
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第三章 原理图输入设计方法
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第三章 原理图输入设计方法
一、以实现乘法器为例
实现一个8×8的无符号数乘法器 思考：
1.输入8bit的被乘数和乘数 a[?]、b[?] a[7..0] b[7..0] 2.输出是 p[15..0] …bit的乘积？
1.调用lpm_mult兆功能块 2.设置参数
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第三章 原理图输入设计方法
仿真波形
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第三章 原理图输入设计方法
注意
兆功能块虽然使用方便,但比宏功能块 占用更多的资源. 以LPM_MULT乘法器为例,当设置为 88位无符号乘法器时,目标器件选择为 MAX7000S系列(CPLD)的AUTO能编译 通过.但设置为88位有符号乘法器时,编 译通不过,这时,目标器件选择为 FLEX10K系列(FPGA)的AUTO就能编译 通过.
第 5 页
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第三章 原理图输入设计方法
LPM_MULT必须设置的参数
《FPGA系统设计》实验报告》QuartusII软件入门并设计1位半加器
《FPGA系统设计》实验报告》QuartusII软件入门并设计1位半加器
一、设计任务
1、熟悉ALTERA公司EDA设计工具软件QuartusII。
2、熟悉EDA实验箱。
3、学习QuartusII软件。
4、在QuartusII软件中使用原理图输入法设计并实现一个1位半加器。
二、设计过程
1、半加器的设计：电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。
是实现两个一位二进制数的加法运算电路。
2、半加器表达式：进位：co=a and b
和：so=a xnor (not b)
3、半加器原理图、如下：
图1.1 半加器原理图
1.行为描述程序
2．数据流描述程序
3.结构体描述程序
图1.2 半加器实验操作图4、真值表
表1.1 半加器真值表
5、引脚分配图
图1.3 引脚分配图
6、调试过程
将99脚和98脚接到拨码开关，87脚和86脚接发光二极管，当开关全拨至1或全拨至0不亮，反之会亮。
三、总结
通过这次实验，我学会了用VHDL语言实现半加器功能，掌握Quartus‖软件输入设计流程，本次实验我分别用实验箱上的开关K1、K2作为半加器两输入A、B;分别用LED灯LED1、LED2作为半加器的两个输出端S、C。
实验时将实验箱的拨动开关拨向下时为低电平“0”。
拨向上时为高电平“1”，LED高电平时灯亮，低电平时灯灭。
其结果均符合半加器的真值表。
fpga开发流程详细
fpga开发流程详细FPGA（现场可编程门阵列）的开发流程通常包括以下主要步骤：1.电路设计：这是FPGA开发流程的初始阶段，涉及到系统设计和电路设计。
系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。
这一阶段通常采用自顶向下的设计方法，将系统划分为若干个基本单元，然后继续将每个基本单元划分为下一层次的基本单元，直到可以直接使用EDA元件库为止。
2.设计输入：这一步骤是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。
常用的设计输入方法有原理图输入和HDL 语言输入法。
3.功能仿真：也称前仿真，是在编译之前对用户设计的电路进行逻辑功能验证，没有延迟信息，仅对初步的功能进行验证。
4.综合：将较高级抽象层次的描述转化成较低层次的描述。
根据目标和要求优化所生成的逻辑连线，使得层次设计平面化。
5.综合后仿真：检查综合结果是否和原设计一致，在仿真时，把综合生成的标准延时文件反标注到综合仿真模块中去，可以估计门延时带来的影响，但不能估计线延时。
6.布局布线：这是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。
7.时序仿真：也称后仿真，是指将布局布线的延时信息反标注到设计网标中来检测有无时序违规（建立时间，保持时间等）现象。
8.板级仿真与验证：主要应用于高速电路设计中，以第三方工具进行验证。
9.调试工具：逻辑分析仪（很少使用，太贵），内嵌在线逻辑分析仪（ChipScope）。
在每一步中还有许多具体的过程和技术细节需要注意，包括具体的开发软件的使用方法、各个阶段可能出现的问题和解决方法等。
以上信息仅供参考，建议咨询专业人士获取更准确的信息。
FPGA实验报告
南京理工大学泰州科技学院FPGA系统设计实验报告教材名称：FPGA系统设计与应用开发指导教师：周莉莉实验室：4401学院（系）：电子电气工程学院专业班级：10电信（1）班姓名：周根生朱守超学号：1002040149 1002040150实验学期：2013-2014学年第一学期总评成绩：教师签字：南京理工大学泰州科技学院FPGA系统设计实验报告目录实验一Max+plusII原理图设计输入 (1)实验二简单逻辑电路设计与仿真 (6)实验三组合逻辑电路设计（一） (11)实验四组合逻辑电路设计（二） (16)实验五有限状态机的设计 (26)实验六数字频率计 (32)南京理工大学泰州科技学院FPGA系统设计实验报告课程： FPGA系统设计班级：10电信1班姓名：周根生朱守超学号：10020401491002040150指导教师：周莉莉实验日期：实验题目：Max+plusII原理图设计输入成绩：一、设计任务采用原理图设计输入法，设计一个具有四舍五入功能的电路，其输入为4位二进制数，要求输入大于或等于0101时，电路输出为高电平，小于0101时电路输出为低电平。
二、设计过程根据设计要求列出四舍五入的真值表，如图1.1所示。
图1.1 四舍五入真值表由图1.1可得化简的表达式为OUT=A+BD+BC,由逻辑表达式可知，要设计的电路图有四个输入端（A,B,C,D）和一个输出端OUT,整个电路由两个2输入端的与门和一个3输入的或门组成。
启动MAX+plusII，新建Graphic Editor file文件，后缀为.gdf。
在编辑界面空白处双击左键，出现输入元件对话框如图1.2所示，在Symbol Name栏中直接输入元件的符号名OK，输入端（input）,输出端（output）,连接电路如图1.3所示。
图1.2 操作图1.3 原理图芯片型号选择单击Assign，选择Device，如图1.4所示。
图1.4 型号引脚命名双击PIN_NAME,使其变黑后输入引脚名，并保存文件然后编译，如图1.5所示。
fpga原理图输入
fpga原理图输入
FPGA原理图输入中不能有标题，且文中不能有标题相同的文字。
具体来说，FPGA原理图输入应该只包含电路图中的元件
符号、连线和标注，而不应包含标题或其他文字。
这是为了确保原理图的简洁性和清晰度，使其易于阅读和理解。
有时，原理图上可能会包含一些关键信息的注释或说明，但这不应被视为标题。
在创建FPGA原理图时，应遵循一些基本规则来确保其准确
性和可读性。
例如，应使用标准的电子元件符号和线条表示法，并注意元件之间的正确连接。
此外，应为关键信号添加适当的标注，以帮助读者理解电路的功能和操作。
总之，FPGA原理图输入应该只包含与电路连接和元件功能有
关的信息，而不应包含标题或重复的文字，以确保原理图的简洁性和易读性。
原理图输入法EDA设计流程
0 0 0 0 0 0 1 1 1 1 1 1 1 1
C1=…… C0=……
用互补输入,与门,或门实现
画出逻辑电路图 据此设计出组合电路 对设计电路硬件测试
画出逻辑电路图 据此设计出时序电路 对设计电路硬件测试
自动装配：生成硬件构 建文件和时序测试文件
时序仿真和功能仿真
嵌入式逻辑分析仪实时 测试硬件系统
电路符号表示
互补缓冲器 互补输入 与阵列
或阵列
阵列线连接表示
CPLD的结构与工作原理
FPGA器件的结构与原理(Cyclone/CycloneII系列)
设计实例
2位二进制乘法电路
乘
A1
ቤተ መጻሕፍቲ ባይዱ
逻辑抽象得到真值表 写出逻辑表达式
数
A0
被乘 数
B1 B0 C3
积
C2 C1 C0
0 0
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0
0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0
0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1
C3= A1A0B1B0; C2= A1A0B1B0+
数字电子技术实验教程
第 二 讲
采用原理图输入方法 完成组合逻辑电路的设计
FPGA名词概念
FPGA名词概念1、ASIC:application-specific integrated circuits专用集成电路是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。
ASIC分为全定制和半定制。
ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。
全定制设计需要设计者完成所有电路的设计，因此需要大量人力物力，灵活性好但开发效率低下。
如果设计较为理想，全定制能够比半定制的ASIC芯片运行速度更快。
半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。
2、ALU:arithmetic an logic unit算术逻辑单元是中央处理器(CPU)的执行单元，是所有中央处理器的核心组成部分，由“And Gate”（与门）和“Or Gate”（或门）构成的算术逻辑单元，主要功能是进行二位元的算术运算，如加减乘(不包括整数除法)。
基本上，在所有现代CPU体系结构中，二进制都以补码的形式来表示。
3、BCD:binary-coded decimal BCD码或二-十进制代码，亦称二进码十进数是一种二进制的数字编码形式，用二进制编码的十进制代码。
这种编码形式利用了四个位元来储存一个十进制的数码，使二进制和十进制之间的转换得以快捷的进行。
4、CLBs:configurable logic blocks可配置逻辑模块。
包含一个可配置开关矩阵，此矩阵有选型电路（多路复用器），触发器和4或6个输入组成。
在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的slice和附加逻辑构成。
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4
4.1.1 基本设计步骤 步骤1：为本项工程设计建立文件夹
注意： 文件夹名不能用中文，且不可带空格。
5
图4-2 为工程设计建立文件夹
为设计全加器 新建一个文 件夹作工作库
文件夹名取为 My_prjct
注意，不可 用中文！
6
步骤2：输入设计项目和存盘
新建一个设 计文件
使用原理图输入 方法设计，必须 选择打开原理图
56
图4-54 ft_top项目的设计层次
57
图4-58 适配报告中的部分内容
58
图4-59 芯片资源编辑窗
已用的资源
59
图4-60寄存器时钟特性窗
图4-61 信号延时矩阵表
60
拖动clk到引脚
图4-62 Device View窗
61
首先选择此项
然后选择此项
最后消去选择
图4-63 适配器设置
6、符合现代电子设计规范
2
原理图输入设计的缺点
1、由于图形设计方式并没有得到标准化 ，因此图形 文件兼容性差，难以交换和移植
2、随着电路设计规模的扩大 ，电路功能原理的易读 性下降、错误排查困难、结构升级困难
3、综合优化的空间已十分有限 4、在设计中，必须直接面对硬件模块的选用
3
4.1 1位全加器设计向导
a
J1-3
b
J1-4
co
J1-10
so
J1-11
目标器件EP1K30TC144引脚号 6 7 17 18
表4-5 半加器真制表
输入 ab
输出 so co
00
00
01
10
10
10
11
01
39
步骤8：设计顶层文件
(1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口
图4-34 在顶层编辑窗中调出已设计好的半加器元件
7653
Q[3..0]
图4-24 打开延时时序分析窗
25
包装元件入库
选择菜单“File”→“Open”，在“Open”对话框中选择 原理图编辑文件选项“Graphic Editor Files”，然后选择 h_adder.gdf，重新打开半加器设计文件，然后选择“File” 菜单的“Create Default Symbol”项，将当前文件变成了 一个包装好的单一元件(Symbol)，并被放置在工程路径指 定的目录中以备后用。
用此键选择左窗 中需要的信号
进入右窗
19
要显示的节点
消去这里的勾， 以便方便设置
输入电平
图4-9 列出并选择需要观察的信号节点
图4-18 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾)
20
选择END TIME 调整仿真时间
区域。
图4-19 设定仿真时间
选择60微秒 比较合适
首先点击这里
最后注意此路 径指向的改变
然后选择此项， 将当前的原理图 设计文件设置成
工程
图4-8 将当前设计文件设置成工程文件
11
注意，此路径指 向当前的工程
图4-10 路径指向当前工程
12
将设计项目设置成工程文件(PROJECT)
首先点击这里
然后选择此项， 选定工程文件
图4-11 将当前设计文件设置成工程文件
编辑器
图4-3 进入MAX+plusII，建立一个新的设计文件
7
首先在这里用鼠标 右键产生此窗，并 选择“Enter Symbol”
输入一个元件
也可在这里输入 元件名，如2输 入与门AND2，输
出引脚： OUTPUT
然后用鼠标双 击这基本硬件库
这是宏功能元件库
这是兆功能元件库
这是基本硬件库 中的各种逻辑元件
40
(2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。
图4-35 在顶层编辑窗中设计好全加器
(3) 将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。
41
(5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输 入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。
13
步骤4：选择目标器件并编译
首先选择这里
器件系列选择窗， 选择FLEX10K 系列
根据实验板上的 目标器件型号选 择，如选10K10
注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示
出来
图4-12 选择最后实现本项设计的目标器件
14
图4-13 对工程文件进行编译、综合和适配等操作
选择编译器
选定的 引脚号
对应的 J1接口号
36
表4-2 总线方式与按位接口对照表
37
表4-3 J5、J6各位与8位数码管“8421”码对照表 表4-4 J5、J6与J5-M、J6-M按位接口对照表
38
图4-34 引脚对应情况
实验板位置 1、K1 2、K2 3、发光管L1 4、发光管L2
半加器信号 通用目标器件引脚名
p68
图4-69 LPM_ROM构成的4位乘法器的仿真波形
p69
图4-70 在Initialize Memory窗口中编辑乘法表地址／数据
p70
引脚锁定表
十位
个位
LED2
LED1
J5 5~8 电缆
J1 8 7 6 5
10K10 11 10 9 8
电路图 Q[7..4]
J5 1~4 电缆
J1 4 3 2 1
26
步骤6：引脚锁定
锁定为co 脚
锁定为b 脚
锁定为a 脚
锁定为so 脚
图4-25 EPF10K10部分引脚情况
27
图4-26半加器引脚锁定
选择引脚 锁定选项
引脚窗
28
图4-27完成引脚锁定
此处输入 信号名
此处输入 引脚名
注意引脚属性 错误引脚名将 无正确属性！
按键 “ADD”即可
29
再编译一次， 将引脚信息
图4-36 1位全加器的时序仿真波形
(6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。
42
4.1.2 设计流程归纳
图4-37 MAX+plusII一般设计流程
43
图4-38 MAX+plusII设计流程
延时网表提取、编程文件汇编 编译网表提取、数据库建立、逻辑综合、逻辑分割、适配
图形或HDL 编辑器
4. 原理图输入设计方法
1
原理图输入设计的优点
1、能进行任意层次的数字系统设计 2、对系统中的任一层次或元件的功能能进行精确的
时序仿真 3、通过时序仿真，能迅速定位电路系统的错误所在
4、通过编译和下载，能对设计项目随时进行硬件测 试验证
5、如果使用FPGA和配置编程方式，将不会有器件 损坏和损耗问题
21
保存仿真文件
用此键改变仿真 区域坐标到合适
位置。
点击‘1’，使拖黑 的电平为高电平
图4-20 为输入信号设定必要的测试电平或数据
图4-21 保存仿真波形文件
22
选择仿真器
图4-22 运行仿真器
运行仿真器
23
图4-23 半加器h_adder.gdf的仿真波形
24
选择时序分析器
输入输出 时间延迟
图4-4 元件输入对话框
8
输入引脚： INPUT
输出引脚： OUTPUT
图4-5 将所需元件全部调入原理图编辑窗
将他们连接 成半加器
图4-6 半加器原理图
9
首先点击这里
文件名取为： h_adder.gdf
注意，要存在 自己建立的 文件夹中
图4-7 连接好原理图并存盘
10
步骤3：将设计项目设置成工程文件(PROJECT)
下载（配置） 成功！
图4-31 向EPF10K10下载配置文件 图4-18 设置编程下载方式 33
图4-32 引脚成功锁定
已成功锁定为co 脚 已成功锁定为so 脚
已成功锁定为b 脚 已成功锁定为a 脚
34
图4-33 主板元件布局
35
表4-1 J1，J2，J3，J4与FLEX10K10芯片的引脚对应关系
51
图4-48 两位十进制频率计测频仿真波形
16us
f_in=410ns cnt_en=32us=32000ns
输出显示=16000ns/410ns=39
52
图4-49 测频时序控制电路
53
图4-50 测频时序控制电路仿真波形
54
图4-51 频率计顶层电路原理图
55
图4-53 频率计仿真波形
图4-43 信号延时矩阵表
47
4.2 2位十进制频率计设计
1MHz 时钟 发生器
分频器
10Hz
显示输出
被测 信号
高频 计数
中央控 制器 1S门控
100Hz 低频 计数
除法器
图4-44 频率计原理框图
48
图4-45 有时钟使能的两位十进制计数器
49
图4-46 两位十进制计数器仿真波形
50
图4-47 两位十进制频率计顶层设计原理图
进去
图4-28 重新编译一次
30
选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去
编程窗
步骤7：编程下载
图4-29 编程下载
31
在编程窗打开 的情况下选择 下载方式设置
(1) 下载方式设定。