数字逻辑实验 8_序列检测器
序列检测器
序列检测器
一、实验目的
1. 了解状态机的设计。
2. 设计一个序列检测器。
二、实验原理
序列检测器在数据通讯、雷达和遥测等领域中用于检测同步识别标志。
它是用一种图来检测一组或多组序列信号。
例如检测收到一组串行码{1110010}后，输出标志为1，否则输出为0。
考查这个例子，每收到一个符合要求的串行码就需要用一个状态机进行记忆。
串行码长度为7位，需要7个状态；另外，还需要增加一个“未收到一个有效位”的状态，共8个状态；S0～S7，状态标志符的下标表示有几个有效位被读出。
画出状态转移图，如图7-6所示，很显然这是一个莫尔状态机。
八个状态机根据编码原则可以用3位二进制数来表示。
图7-6 序列检测器状态变化图
三、实验内容
1. 用VHDL语言编写出源程序。
2. 设计两个脉冲发生器，一个包含“1110010”序列，另一个不包含此序列，用于检测程序的正确。
3. 将脉冲序列发生器和脉冲序列检测器结合生成一个文件，并编译下载并验证结果。
四、实验报告要求
1. 写出序列检测器VHDL语言设计源文件；
2. 详述序列检测器的工作原理。
序列检测器原理
序列检测器原理
序列检测器是一种用来检测和识别输入序列中特定模式的设备或算法。
它能够根据事先给定的规则或模型对输入序列进行分析和判断，并输出相应的结果或响应。
序列检测器通常由以下几个组成部分构成：
1. 输入接口：用于接收输入序列的信号或数据。
2. 存储器：存储检测器的状态信息和输入序列的历史数据。
3. 状态机：用于根据输入序列的不同模式进行状态转换和控制。
4. 判决逻辑：根据当前状态和输入序列的特征，判断当前模式是否匹配。
5. 输出接口：根据判决的结果，输出相应的响应或结果。
序列检测器的工作原理如下：
1. 初始化：将序列检测器的状态设为初始状态，准备接收输入序列。
2. 接收输入：逐个接收输入序列的信号或数据。
3. 状态转换：根据当前状态和输入序列的特征，根据事先设定好的规则或模型进行状态转换。
4. 判决匹配：根据当前状态和输入序列的特征，判断当前模式是否匹配。
5. 输出结果：根据判决的结果，输出相应的响应或结果。
6. 循环操作：重复执行2-5步骤，直至所有的输入序列被处理完毕。
通过以上的工作原理，序列检测器可以有效地检测和识别输入序列中的特定模式。
它在许多应用中都有广泛的应用，如通信领域中的错误检测、模式识别等。
序列检测器实验报告
序列检测器设计实验内容：设计一个1110010序列检测器，即检测器检测到序列1110010时，输出为1，否则输出为0。
输入信号：一个时钟输入信号clk；一个输入端x以输入序列来检测；一个输入y用来选择是检测序列1110010或是检测自己输入的序列；一个输入k(7..0)用来输入想要检测器检测的序列；输出信号：一个7位输出信号q，用来输出正在检测的7位序列；一个1位输出信号unlk,当被检测序列符合时，输出unlk为1否则为0；中间信号：再定义两个7位的中间信号a和combination;执行操作：在上升的时钟沿时候，将从x输入的序列赋给7位a，在y等于1的情况下，令中间信号combination为1110010，否则，在y等于0的情况下，令中间信号combination为从k输入的七位长序列。
最后把a的值赋给q，如果a与combination输出unlk等于1否则等于0。
（1）序列检测器语言设计：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity xulie2 isport (clk,x:in std_logic;y:in std_logic;k:in std_logic_vector(7 downto 1);unlk:out std_logic;q:out std_logic_vector(7 downto 1)); end xulie2;architecture art of xulie2 issignal a:std_logic_vector(7 downto 1);signal combination: std_logic_vector(7 downto 1);beginprocess(clk)beginif clk'event and clk='1' thena<=a(6 downto 1)&x;if y='1' thencombination<="1110010";else combination<=k;end if;end if;q<=a;end process;unlk<='1' when(a=combination) else '0';end art;序列检测器波形图：其中ENDTIME=10.0us GRIDSIZE=100.0ns波形图分析：如图，选择输入端y输入为1时，q对应着输出从x输入的7位序列，如果从x输入的待检测的7位序列为1110010时，unlk为1，否则为0，当选择输入端y输入为0时，q依旧对应着输出从x输入的待检测的当前7为序列，但是只有当从x输入的7为序列与从k输入的7位序列一致时，输出端unlk才为1，否则为0。
8位序列检测器的设计
8位序列检测器的设计西华大学课程设计说明书八位序列检测器设计摘要:序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。
本文介绍了一种采用单片PGA 芯片进行脉冲序列检测器的设计方法，主要阐述如何使用新兴的 EDA器件取代传统的电子设计方法，利用 FPGA 的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使设计的电路体积更小功能更强大。
本次课程设计设计出能够检测序列“11010011”的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA 的软件仿真。
最后通过QuartusII 的波形输出对设计方案进行检测，在硬件调试经检测输出正确设计符合要求。
关键词: VHDL 序列检测 Quartus? FPGAAbstract,Sequence detector system used for communication on the detection code disabled, or is the extraction of the desired signal,that is, once detected, the required high output signal, which in the broad field of digital communications to be transported. This paper presents a single FPGA chip with the detector pulse sequence design method, mainly on how to us e new device to replace the traditional EDA electronic design, the use of FPGA's programmability, concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence "11010011" sequence detectors, and detector in order to describe the sequence of thebased software simulation. Finally, the output of the waveform design process and FPGA-QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output.Keywords: VHDL Sequence detection Quartus? FPGA西华大学课程设计说明书目录1前言 ..................................................................... .. (1)1.1 课题设计背景 ..................................................................... ............................................... 1 2. 总体方案设计 ..................................................................... . (2)2.1 方案比较 ..................................................................... .. (2)2.2 两种方案的论证与比较 ..................................................................... ........................ 3 3. 单元模块设计 ..................................................................... . (4)3.1 序列信号发生器 ..................................................................... .. (4)3.2序列检测器 ..................................................................... .. (6)3.3计数器 ..................................................................... . (7)3.4 顶层文件设计 ..................................................................... ....................................... 8 4 系统调试与验证 ..................................................................... .. (9)4.1待测序列的输入 ..................................................................... (9)4.2 时序仿真 ..................................................................... (11)4.3结果分析 ..................................................................... .............................................. 12 5 总结与体会 ..................................................................... ..................................................... 13 6 辞谢 ..................................................................... .. (14)7 参考文献 ..................................................................... (15)西华大学课程设计说明书1前言1.1 课题设计背景随着数字通信的广泛应用,可编程逻辑器件容量、功能的不断扩大,集成电路的设计已经进入片上系统(SOC)和专用集成电路(ASIC)的时代。
EDA实验报告——序列检测器
七、状态图输入法实现序列检测器1、基本知识点序列检测器原理。
状态图输入法。
2、实验设备（1）PC机一台。
（2）DDA系列数字系统实验平台。
（3）QuartusⅡ配套软件。
3、实验概述序列检测器序列检测器是用于从二进制码流中检测出一组特定序列信号的时序电路。
接收的序列号与检测器预设值比较，相同则输出为1，否则输出为0.4、实验内容及步骤用状态图输入法实现序列检测器。
1，新建工程，工程文件夹名称为exp_detect3，工程名称和顶层实体名称均为exp_detect3，选择目标器件为EPF10K20TI144-4.2，状态图输入：选择菜单File——New——State Machine File命令，打开State Machine Editor窗口，选择Tools——State MachineWizard命令，弹出如下状态机创建向导对话框：点击OK，进入下一个页面，如下所示：在上图中选择复位Reset信号为异步，高电平有效，输出端午寄存器，点击Next，进入下图：在四个选框里分别如上图填入名称和控制信号。
进入下一个页面：如上设置后，进入下一个页面，点击finish，完成。
关闭状态机向导，生成所需的状态机，做适当调整，如下图所示：3，保存该设计文件为exp_detect3.smf，并添加到工程文件夹。
4，选择菜单Tools——Generate HDL File命令，打开对话框，选择VHDL，点击OK，分析成功后则自动生成exp_detect3.vhd。
代码如下：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY exp_detect3 ISPORT (clock : IN STD_LOGIC;reset : IN STD_LOGIC := '0';din : IN STD_LOGIC := '0';z : OUT STD_LOGIC);END exp_detect3;ARCHITECTURE BEHAVIOR OF exp_detect3 ISTYPE type_fstate IS (s0,s1,s2,s3,s4,s5,s6);SIGNAL fstate : type_fstate;SIGNAL reg_fstate : type_fstate;BEGINPROCESS (clock,reset,reg_fstate)BEGINIF (reset='1') THENfstate <= s0;ELSIF (clock='1' AND clock'event) THENfstate <= reg_fstate;END IF;END PROCESS;PROCESS (fstate,din)BEGINz <= '0';CASE fstate ISWHEN s0 =>IF ((din = '1')) THENreg_fstate <= s1;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inferenceELSEreg_fstate <= s0;END IF;WHEN s1 =>IF ((din = '1')) THENreg_fstate <= s2;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inferenceELSEreg_fstate <= s1;END IF;WHEN s2 =>IF ((din = '1')) THENreg_fstate <= s3;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s2;END IF;WHEN s3 =>IF ((din = '1')) THENreg_fstate <= s3;ELSIF (NOT((din = '1'))) THENreg_fstate <= s4;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s3;END IF;WHEN s4 =>IF ((din = '1')) THENreg_fstate <= s1;ELSIF (NOT((din = '1'))) THENreg_fstate <= s5;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s4;END IF;WHEN s5 =>IF ((din = '1')) THENreg_fstate <= s6;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inference ELSEreg_fstate <= s5;END IF;WHEN s6 =>IF ((din = '1')) THENreg_fstate <= s2;ELSIF (NOT((din = '1'))) THENreg_fstate <= s0;-- Inserting 'else' block to prevent latch inferenceELSEreg_fstate <= s6;END IF;IF (NOT((din = '1'))) THENz <= '1';-- Inserting 'else' block to prevent latch inferenceELSEz <= '0';END IF;WHEN OTHERS =>z <= 'X';report "Reach undefined state";END CASE;END PROCESS;END BEHAVIOR;5，对代码进行编译。
数字逻辑实验 8_序列检测器
实验八序列检测器的设计与仿真一、实验要求1.用VHDL语言设计一个Mealy机以检测“1101001”序列；2.用VHDL语言设计一个Moore机以检测“1101001”序列；3.在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确。
二、实验内容用VHDL语言设计各一个mealy和moore状态机测试“1101001”位串的序列检测器，并通过仿真波形验证设计的功能是否正确。
三、实验过程由于在报告1中已经详尽描述了如何使用Quartus 2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL 语言描述实现元件的功能的过程进行阐述。
1.Mealy机选择File→New，弹出新建文本对话框，在该对话框中选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。
library ieee;use ieee.std_logic_1164.all;entity melay isport(clk,rst,d: in std_logic;z: out std_logic);end melay;architecture arc of melay istype state_type is(s0,s1,s2,s3,s4,s5,s6);signal state: state_type;beginprocess(clk,rst)beginif rst= '1' thenstate<=s0;elsif (clk'event and clk ='1') thencase state is --1101001when s0 =>if d='1' thenstate<=s1;elsestate<=s0;end if;when s1=>if d='1' thenstate<=s2;elsestate<=s0;end if;when s2=>if d='0' thenstate<=s3;elsestate<=s2;end if;when s3=>if d='1' thenstate<=s4;elsestate<=s0;end if;when s4=>if d='0' thenstate<=s5;elsestate<=s1;end if;when s5=> --1101001if d='0' thenstate<=s6;elsestate<=s1;end if;when s6=>if d='1' thenstate<=s0;elsestate<=s0;end if;end case;end if;end process;process(state,d)begincase state iswhen s6=>if d='1' thenz<='1';elsez<='0';end if;when others=>z<='0';end case;end process;end arc;保存文件并编译，选择菜单File→New，选择Vector Waveform File新建波形图，添加节点，参数设置为：End Time=2us, Grip size=50ns。
序列检测器_实验报告
一、实验目的1. 理解序列检测器的工作原理和设计方法；2. 掌握时序电路的经典设计方法；3. 学习使用Verilog HDL语言进行状态机的设计；4. 通过实验验证序列检测器的功能。
二、实验原理序列检测器是一种同步时序电路，用于检测输入的一串二进制编码。
当输入序列与预设的编码相匹配时，输出高电平；否则，输出低电平。
序列检测器在数字通信、安全防盗、密码认证等领域有着广泛的应用。
序列检测器的基本工作原理如下：1. 预设一个编码序列，称为目标序列；2. 当输入序列与目标序列相匹配时，输出高电平；3. 当输入序列与目标序列不匹配时，输出低电平。
三、实验器材1. PC机一台；2. EDA教学实验系统一台；3. 下载电缆一根（已接好）；4. 导线若干。
四、实验步骤1. 设计序列检测器的Verilog代码；2. 在EDA教学实验系统上编译、仿真和下载Verilog代码；3. 连接实验电路，下载Verilog代码；4. 通过逻辑分析仪观察输出波形，验证序列检测器的功能。
五、实验内容1. 设计一个长度为4位的序列检测器，目标序列为1001；2. 设计一个长度为8位的序列检测器，目标序列为11001001；3. 通过实验验证序列检测器的功能。
六、实验代码```verilogmodule seqdet(input clk, // 时钟信号input rst, // 复位信号input [3:0] din, // 输入序列output reg out // 输出信号);// 定义状态localparam [1:0] IDLE = 2'b00,MATCH = 2'b01,NOMATCH = 2'b10;// 状态寄存器reg [1:0] state, nextstate;// 输出函数always @(posedge clk or posedge rst) beginif (rst) beginstate <= IDLE;out <= 1'b0;end else beginstate <= nextstate;out <= (state == MATCH) ? 1'b1 : 1'b0; endend// 激励函数always @() begincase (state)IDLE: beginif (din == 4'b1001) beginnextstate = MATCH;end else beginnextstate = NOMATCH;endendMATCH: beginnextstate = IDLE;endNOMATCH: beginnextstate = IDLE;enddefault: beginnextstate = IDLE;endendcaseendendmodule```七、实验结果与分析1. 长度为4位的序列检测器：当输入序列为1001时，输出高电平；当输入序列不为1001时，输出低电平。
序列检测器
目录第一章设计方案．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11.1设计任务．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11.2设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11.2.1整体功能要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11.2.2测试要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第二章设计思路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．22.1数字频率计介绍．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．22.2设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．22.2.1频率测量的基本原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．22.2.2整体方框图及原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．22.2.3序列器结构框图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第三章模块介绍．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．43.1顶层文件模块．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．43.1.1顶层文件原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．43.1.2顶层文件模块verilog语言描述程序．．．．．．．．．．．．．．．．．．．．．．．．．．．．．43.2伪随机序列发生器模块．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．43.2.1伪随机序列发生器．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．43.2.2伪随机序列发生器原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．53.2.3伪随机序列发生器模块verilog语言描述程序．．．．．．．．．．．．．．．．．．．．．63.3序列检测器模块．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．73.3.1序列检测器原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．73.3.2序列检测器模块verilog语言描述程序．．．．．．．．．．．．．．．．．．．．．．．．．．．7 第四章序列检测器的实现．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．84.1序列检测器的verilog语言程序描述及仿真．．．．．．．．．．．．．．．．．．．．．．．．．．．．84.1.1序列检测器的verilog语言程序描述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．84.1.2序列检测器的波形仿真．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．94.2 设计中遇到的问题与解决方法．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．104.2.1设计中遇到的问题．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．104.2.2解决方法．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10 第五章设计小结．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．115.1 心得体会．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11第一章设计方案1.1设计任务在掌握常用数字电路功能和原理的基础上，根据EDA技术课程所学知识，利用硬件描述语言Verilog HDL、EDA软件Quartus II和硬件平台Cyclone/Cyclone II FPGA进行电路系统的设计。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验八序列检测器的设计与仿真一、实验要求1.用VHDL语言设计一个Mealy机以检测“1101001”序列；2.用VHDL语言设计一个Moore机以检测“1101001”序列；3.在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确。
二、实验内容用VHDL语言设计各一个mealy和moore状态机测试“1101001”位串的序列检测器，并通过仿真波形验证设计的功能是否正确。
三、实验过程由于在报告1中已经详尽描述了如何使用Quartus 2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL 语言描述实现元件的功能的过程进行阐述。
1.Mealy机选择File→New，弹出新建文本对话框，在该对话框中选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。
library ieee;use ieee.std_logic_1164.all;entity melay isport(clk,rst,d: in std_logic;z: out std_logic);end melay;architecture arc of melay istype state_type is(s0,s1,s2,s3,s4,s5,s6);signal state: state_type;beginprocess(clk,rst)beginif rst= '1' thenstate<=s0;elsif (clk'event and clk ='1') thencase state is --1101001when s0 =>if d='1' thenstate<=s1;elsestate<=s0;end if;when s1=>if d='1' thenstate<=s2;elsestate<=s0;end if;when s2=>if d='0' thenstate<=s3;elsestate<=s2;end if;when s3=>if d='1' thenstate<=s4;elsestate<=s0;end if;when s4=>if d='0' thenstate<=s5;elsestate<=s1;end if;when s5=> --1101001if d='0' thenstate<=s6;elsestate<=s1;end if;when s6=>if d='1' thenstate<=s0;elsestate<=s0;end if;end case;end if;end process;process(state,d)begincase state iswhen s6=>if d='1' thenz<='1';elsez<='0';end if;when others=>z<='0';end case;end process;end arc;保存文件并编译，选择菜单File→New，选择Vector Waveform File新建波形图，添加节点，参数设置为：End Time=2us, Grip size=50ns。
所完成的波形图如下图：波形解释：rst为复位端，高电平有效，返回最初状态；clk为时钟信号输入端口；，state。
s0~s6表示mealy机中各步状态；z表示检测序列为“1101001”时，表示输出高电平。
保存波形文件，并在settings中选择functional功能仿真，绘制网格，仿真可得出如图波形：根据mealy状态表和序列检测器相应功能验证，当rst=‘1’时，不管当前状态为何，都将被初始为最初态s0;当输入d端依次输入“1101001”时，当检测到最后一位输入正确的同时，z端马上跳为高电平，表示所检测序列正确。
其他可看出，当处于时钟上升沿时，state 中各状态依照输入数据依次跳变。
最后mealy机成功检测出相应序列，设计成功。
已知序列检测器的Mealy机状态表为：同样可依次对照上述仿真图形，显然上述序列检测器mealy机功能设计正确。
2.序列检测器moore机选择File→New，弹出新建文本对话框，在该对话框中选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。
library ieee;use ieee.std_logic_1164.all;entity moore isport(clk,rst,d: in std_logic;z: out std_logic);end moore;architecture arc of moore is --moore：输出只和当前状态有关；type state_type is(s0,s1,s2,s3,s4,s5,s6,s7);signal state:state_type;beginprocess(clk,rst)beginif rst= '1' then --1101001state<=s0;elsif(clk'event and clk='1') thencase state is --1101001when s0 =>if d='1' thenstate<=s1;elsestate<=s0;end if;when s1=>if d='1' thenstate<=s2;elsestate<=s0;end if;when s2=>if d='0' thenstate<=s3;elsestate<=s2;end if;when s3=>if d='1' thenstate<=s4;elsestate<=s0;end if;when s4=>if d='0' thenstate<=s5;elsestate<=s1;end if;when s5=> --1101001if d='0' thenstate<=s6;elsestate<=s1;end if;when s6=>if d='1' thenstate<=s7;elsestate<=s0;end if;when s7=>if d='1' thenstate<=s1;elsestate<=s0;end if;end case;end if;end process;process(state,d)begincase state iswhen s6=>if d='1' thenz<='1';elsez<='0';end if;when others=>z<='0';end case;end process;end arc;可看出，moore机的设计和mealy机上大体相同，只有在状态的传递上有细微区别。
保存文件并编译，选择菜单File→New，选择Vector Waveform File新建波形图，添加节点，参数设置为：End Time=3us, Grip size=50ns。
所完成的波形图如下图：图中各端口设置功能同mealy机。
保存波形文件，并在settings中选择functional功能仿真，绘制网格，仿真可得出如图波形：仿真波形分析：由于设计的moore状态机检测序列功能相同，与mealy不同在于当状态跳变判断s7时，z端才跳变为高电平。
根据刚刚对mealy机的仿真分析和下表的状态值变化显然可知，moore 机实现了检测序列“1101001”的功能，设计成功。
已知序列检测器的Mealy机状态表为：四、总结本节实验中，通过对用VHDL语言对mealy状态机和moore状态机进行设计，更加熟练了使用VHDL语言对元件的设计。
也通过用不同的状态机设计序列检测器，而对两种状态机的区别有了更深刻的了解。
Moore状态机输出只和当前状态有关，而mealy机输出和当前状态和输入信号有关，由于moore机没有组合逻辑，所以moore机的状态会多一些。
也对序列检测器的实现使得我对序列检测器的作用和功能了之于心。
一开始没有弄清moore 机和mealy机的区别，导致后来写moore机的时候出现了停滞，不过在弄清他们的区别时候，写出moore机就没什么问题了。
不已然，已经到了数字逻辑的最后一个实验了，回想做实验时，有苦有乐，从开始的对VHDL语言的一窍不通，到现在可以用它设计简单的元件并实现功能，实验中我收获了许多，实验对我成长的帮助必不可少。
虽然马上就要结束实验，不过还有许多VHDL语言的奥妙在可以发挥它的地方等待着我们去探索，我也会继续探索VHDL语言，用它来实现更多好玩好用的东西。
2013/12/23。