广工EDA数字逻辑课后习题问题详解
习题答案
第1章
一、单选题
（1）B （2）C （3）B （4）C （5）D （6）B （7）C （8）D （9）C （10）C （11）D
（12）D
（13）A
（14）D
二、判断题
（1）√ （2）√ （3）× （4）× （5）×
（6）×
（7）√
（8）×
三、填空题
（1）10000111.101、207.5、87.A （2）185.75 （3）1001 0100
（4）B A ?、B A +、B A B A +、AB B A + （5）C B A ABC C AB ++ （6）C A AD ? （7）B A B A + （8）2n
（9）1 （10）1
四、综合题
（1）
① B
A B A AD B B A AD DE B B A AD C A A C DE C B B D C A A C B DE C B B BD C A A Y +=++=++=++++=+++++=+++++=)1()()()()(
② B
A B A B A D D B A B A A D B D B A B A B B A D B A D B A B A B A AB Y +=+++=++++=+++++=+++++=)1)(())(())()(())(( ③ D
B C B A D C D B C B DE B B A C A D B D C C B DE B C B C A D BC A D B D C C B DE B A C B A AC DE B A D BC A C B A D C D B C B AC Y ++=+++++=+++++++=+++++++=+++++++=)1()1()()()(
（2）
① BCD C B D B A B A D C B A Y ++++= 函数卡诺图如下：
化简结果为：BD D A D C Y ++=
② F(A,B,C,D)=Σm(0,2,4,5,6,7,8,10,12,14) 函数卡诺图如下：
化简结果为：D B A D C B A F +=),,,(
③ F(A,B,C,D)=Σm(1,2,6,7,10,11)+Σd(3,4,5,13,15)
函数卡诺图如下：
化简结果为：??
???=++=∑0)15,13,5,4,3(),,,(C
B D A
C A
D C B A F
（3）
该逻辑图所对应的逻辑表达式如下 AC C B B A Y +⊕++=)(
根据真值表，可写出标准与或式如下 ABC C AB C B A C B A C B A C B A Y +++++= （4）
根据表达式画出逻辑图如下
A B
C
Y
第2章
一、单选题
（1）B （2）CDA （3）D （4）C （5）C （6）B （7）D
（8）B
（9）A
（10）B
二、判断题
（1）√ （2）√ （3）× （4）√ （5）√ （6）× （7）√ （8）×
（9）×
（10）√
（11）√
三、综合题
1．解：
由于 0110 + 1011 + 1 = 1 0010， 因此 C out 输出1，S 3 ~ S 1输出0010 2．解：
（1）分析设计要求
……
（2）列真值表
……
（3）写逻辑表达式
7
7665544332211000
1270126012501240123012201210120m D m D m D m D m D m D m D m D S S S D S S S D S S S D S S S D S S S D S S S D S S S D S S S D Y +++++++=++++
+++=
（4）画逻辑图
D 0D 1D 2D 3S
S Y
D 4D 5D 6D 7
S
3．解：
（1）分析设计要求 …… （2）列编码表
……
（3）写逻辑表达式
8
642008743019432129
87653I I I I I Y I I I I I Y I I I I I Y
I I I I I Y ++++=++++=++++=++++= （4）画逻辑图
1
Y 2
Y I 2
I 0I 1I 3
I 4I 5I 6I 7I 8I 9
Y 3
Y 0
4．解：
（1）分析设计要求
…… （2）列真值表
（3）写逻辑表达式
130********S DS Y S DS Y S S D Y S S D Y ==== （4）画逻辑图
D
Y 0Y 1Y 2Y 3
5．解：根据乘法原理
A 2 A 1 A 0 ×
B 1
B 0
A 2
B 0 A 1B 0 A 0B 0 ＋ A 2B 1 A 1B 1 A 0B 1
P 4
P 3
P 2
P 1
P 0
显然，电路的输入输出信号有： 输入信号：被乘数A （A 2A 1A 0），乘数B （B 1B 0） 输出信号：乘积P （P 4P 3P 2P 1P 0）
由乘法原理可见，此乘法器需要6个与门及一个4位加法器，故选择2片74HC08及1片74HC283。
逻辑图：
连线图：
P 2
P 1
P 3P 4
A 2
B 1
V cc V cc V cc
P 0A 2B 0
A 0A 1
B 0B 0
A 0B 1
A 1
B 10
00
6．解：（1）分析设计要求
4位有符号二进制数比较器的输入信号分别为A 数（A 3A 2A 1A 0）、B 数（B 3B 2B 1B 0），其中A 3及B 3分别为两个数的符号位，A 2~A 0、B 2~B 0为数值位；输出信号仍然是G 、E 、S ，分别表示大于、等于、小于三种比较结果。 （2）列真值表
依据多位有符号二进制数的比较原理，可列出真值表。
（3）写逻辑表达式
用G i 表示A i ＞B i ，E i 表示A i ＝B i ，S i 表示A i ＜B i ，可得到输出变量G 、E 、S 的逻辑表达式：
01231232330
1230123123233S E E E S E E S E G S E E E E E G E E E G E E G E S G +++==+++=
由前面介绍的1位比较器可知：
i
i i i i i i i i i i
i i B A S B A B A B A E B A G =⊕=+==
则4位有符号数值比较器的输出函数表达式可写成
01122331122332233330
123123233001122330
123001122331122332233330
123123233B A B A B A B A B A B A B A B A B A B A S E E E S E E S E G S B A B A B A B A E E E E E B A B A B A B A B A B A B A B A B A B A G E E E G E E G E S G ⊕⊕⊕+⊕⊕+⊕+=+++=⊕⊕⊕⊕==⊕⊕⊕+⊕⊕+⊕+=+++= 显然S 的值也可由其他两个值的输出得到，表达式为 E G S +=
（4）画逻辑图： 根据以上表达式，结合1位二进制数比较器的设计结果，可得到4位有符号二进制数比较器的逻辑图。
S
G
E
B
A B A B A B A
7．解：
由于有符号二进制补码数的最高位是符号位，符号位为“0”的数要比符号位为“1”的数大，当符号位相同时，以其余数值位的大小决定比较结果。因此有符号数的比较和无符号数的比较，差异仅在最高位，可将两个有符号数的最高位取反后，利用比较器74HC85进行比较。连线图如下：
V cc
V cc
01
8．解：
(1) 分析设计要求。4位二进制补码——原码转换器有4位补码输入，4位原码输出。 (2) 列真值表。设定变量：设4位补码输入变量为A (A 3A 2A 1A 0)，4位原码输出变量为Y (Y 3Y 2Y 1Y 0)，根据补码数转换为原码数的转换规则，可列真值表如下。
4位补码-原码转换真值表
(3) 化简逻辑函数。由真值表可得到逻辑函数Y 3～Y 0的卡诺图，如下。
图2-59 4位原码-补码转换器卡诺图
由卡诺图化简，写出逻辑表达式如下：
0013011312
30122323
3A Y A A A A A A A Y A A A A A A A Y A Y =++=++==
(4) 画逻辑图。根据以上表达式，画出4位补码-原码转换器逻辑图如下图。
Y 3Y 2Y 1Y 0
9．解：
（1）分析设计要求
根据检奇电路的要求，电路需要3个输入信号、1个输出信号。 （2）列真值表
设定变量：用A 、B 、C 三个变量作为输入变量，用Y 作为输出变量。 根据题目要求，可列出真值表如下。
（3）化简逻辑函数
由真值表可画出卡诺图。
由卡诺图写出最简与或式如下 ABC
C B A C B A C B A Y +++=
（4）用译码器实现时，由于输入变量有3个，因此应选择3线-8线译码器（74HC138）。 若在电路连接时，将A 、B 、C 分别接到译码器的A 2、A 1、A 0端，即A 2 = A ，A 1 = B ，A 0 = C ，则上式可改写为：
12012012012A A A A A A A A A A A A ABC C B A C B A C B A Y +++=+++=
由74HC138的输出函数：
1240120A A A Y A A A Y ==
1250121A A A Y A A A Y == 0
1260122A A A Y A A A Y ==
1270123A A A Y A A A Y ==
可得
7
421012012012012012012012012Y Y Y Y A A A A A A A A A A A A A A A A A A A A A A A A Y ???=???=+++=
根据以上逻辑表达式画出连线图如下：
A B C 1
Y
（5）用数据选择器实现时，由于输入变量个数为n=3，由i=n-1=3-1=2，可知，应选择4选1的数据选择器（74HC153）实现该函数功能。
若在电路连接时，将B 、C 分别接到数据选择器的S 1、S 0端，即
1S B = 0S C =
则检奇电路的输出表达式可改写为
0101010101010101S AS S S A S S A S S A S AS S S A S S A S S A ABC C B A C B A C B A Y +++=+++=+++=
由于4选1数据选择器的输出函数式为
013012011010S S I S S I S S I S S I Y +++=
显然，若要用数据选择器实现Y 函数，只须令 A I =0
A I =1 A I =2 A I =3
根据以上分析可知，如果将4选1数据选择器的输入端按以下关系连接，可实现检奇电路函数的功能。
B S =1
C S =0 A I =0
A I =1
A I =2
A I
=3
按以上关系式连接的连线图如下。
第3章
一、单选题
（1）C （2）C （3）A （4）A （5）A （6）D （7）C （8）A （9）C （10）D （11）C
（12）C
（13）C
（14）D
二、判断题
（1）× （2）× （3）× （4）√ （5）√ （6）× （7）√
（8）×
（9）√
（10）×
三、填空题
（1）保持、置0、置1，)(0
1约束条件?
?
?=+=+RS Q R S Q n n Clk ↓有效
（2）保持、置0、置1、翻转，n n
n Q K Q J Q +=+1
Clk ↓有效
（3）置0、置1，D Q
n =+1
Clk ↑有效
（4）保持、翻转，n
n n
n Q T Q T Q T Q ⊕=+=+1
Clk ↑有效
（5）翻转 （6）有效状态 （7）能自启动 （8）时序 （9）4 （10）6
四、综合题
（1）解：
S R Q Q
（2）解：
CP D Q
Q
（3）解：
J K Q Q
（4）解： 1）状态图
2）状态表
3）利用卡诺图化简
Q 2Q 1Q 0 /B
Q 2
n+1
Q 1n+1
Q 0
n+1
B
n
n n
n n n n n n n n n n n n n n n n n n n n Q Q Q B Q
Q
Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0120
10
01010111012021201212)
(==⊕=+=+⊕=++=+++
4)由于D 触发器的特性方程Q n+1
=D
显然 n
n
n n n n
Q D Q Q D Q Q Q D 000
110122)
(=⊕=+⊕=
5）画逻辑图
B
Cl k
6）画时序图
Q 0Q 1Q 2B
Cl k
（5）解： 1）列出状态表
2）写出输出函数、状态函数及特性函数
n 2
0n
1n 12n 2
1n 0n 0
1n 1n 11n 2n
1n 2Q D Q D Q D Q Q Q Q Q Q Q Q C =======+++ 3）分析能否自启动
存在无效状态，将n 0n 1n 2Q Q Q =010，代入次态方程，得1n 01n 11n 2Q Q Q +++=101，C=0；
将n 0n 1n 2Q Q Q =101，代入次态方程，得1n 01n 11n 2Q Q Q +++=010，C=1。
该电路是一个不能自启动的时序电路，需修改。
修改Q 0状态函数：
n
n n n Q Q Q Q 0
1210+=+ 使其驱动函数改为：n n n
Q Q Q D 0120+=
将无效状态010、101分别代入状态函数，得 显然可以自启动。 4）逻辑图
5）时序图
CP
n 1Q n 2
Q n 0
Q C
（6）解：
n
0n 1Q Q Z =
{
n 100Q J 1k == {
n 011Q J 1k ==
代入n n 1n Q K Q J Q +=+中，得
n 0n 1n 0n 0n 11n 0Q Q Q 0Q Q Q =?+=+ n 0n 1n 1n 0n 11n 1Q Q Q 0Q Q Q =?+=+
状态图：
Q 0/Z
存在无效状态，能自启动。
时序图：
CP
n
1Q n 0
Q
Z
（7）解：
利用异步清零方式设计十进制计数器
由异步清零方式，当74HC161的计数值达到1010时，立刻产生清零信号。 即Q 3Q 2Q 1Q 0=1010时，使MR =0，对应的清零信号的逻辑关系是： n
n Q Q MR 13=
另外，当Q3Q2Q1Q0=1001时，应使进位C=1，对应的进位输出的逻辑关系是：
n n Q Q C 03=
由上述清零逻辑及进位逻辑，可画出由74HC161及门电路构成十进制计数器的逻辑图，如下图所示。
（8）解：
方法一：两片74HC161各构造成十进制计数器后，两个十进制计数器级联构造100进制计数器。
用74HC161构造的十进制计数器如下图。
参照课本图3-74的方法级联后，100进制计数器的连线图如下图。
Vcc
Clk
C
（9）解：
设计出六进制计数器的输出函数及状态函数如下：
1
Q 0Clk
C
Q 1Q 2Q 3
1
Q 0Clk
C
Q 1Q 2Q 3
n
n n n n n n
n n n n n
n n n n n
n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q C 31302012120
1012110
1002=+=+===++++ 可写出激励函数如下：
???==???==?????==???==00113
3020
120
10
210
0K J Q K Q Q J Q K Q Q J K J n n
n n n
n
课本中已有十二进制计数器的激励函数及输出函数：
n n n Q Q Q C 013=
???==?????==???==???==n n n
n n n n n
n n
n
n
Q Q K Q Q Q J Q Q K Q Q Q J Q K Q J K J 0
1301230
120
1320
10
10
011 根据题目要求，既可实现六进制计数，又可实现十二进制计数的计数器输出函数及激励函数如下：
n
n n n n Q Q MQ Q Q M C 01302+=
?????=+=???==n n n
n Q K MQ Q Q M J K J 0
10
0210
011 ???==?????+=+=+=+=n n n
n n n
n n n n n n n n n n n n n n n Q MQ K Q Q MQ J Q Q Q M Q MQ Q M K Q Q Q Q Q M Q Q Q M Q Q M J 0
1301230
1001020
1301013012
EDA技术试验问答题答案(基本包含)
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系?FPGA/CPLD在ASIC设计中有什么用途? 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
广工数字逻辑实验八
__计算机__学院__软件工程__专业__班__组、学号__ 姓名_______协作者______________教师评定_________________ 实验题目__第八次实验——基于Libero的数字逻辑设计仿真及验证实验__ 1、熟悉SmartDesign工具的使用 2、综合实验的设计、仿真、程序烧录及验证
实验报告 一、实验目的 1、了解基于Verilog的组合逻辑电路的设计及其验证。 2、熟悉利用EDA工具（特别是SmartDesign）进行设计及仿真的流程。 3、学习利用SmartDesign对全加器进行VerilogHDL设计的方法。 4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。 二、实验环境 1、Libero仿真软件。 2、DIGILOGIC-2011数字逻辑及系统实验箱。 3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。 三、实验内容 1、跑马灯设计 设计要求： 共8个LED灯连成一排，用以下3种模式来显示，模式选择使用两个按键进行控制。 （1）模式1：先点亮奇数灯，即1、3、5、7灯亮，然后偶数灯，即2、4、6、8灯亮，依次循环，灯亮的时间按时钟信号的二分频设计。 （2）模式2：按照1、2、3、4、5、6、7、8的顺序依次点亮所有灯；然后再按1、2、3、4、5、6、7、8的顺序依次熄灭所有灯，间隔时间按时钟信号的八分频设计。 （3）模式3：按照1/8、2/7、3/6、4/5的顺序依次点亮所有灯，每次同时点亮两个灯；然后再按1/8、2/7、3/6、4/5的顺序熄灭相应灯，每次同时熄灭两个灯，灯亮的时间按时钟信号的四分频设计。 （4）模式4：自定义。 2、四位数码管扫描显示电路的设计 设计要求： 共4个数码管，连成一排，要求可以显示其中任意一个数码管。具体要求如下：（1）依次选通4个数码管，并让每个数码管显示相应的值，其结果由相应输入决定。 （2）要求能在实验箱上演示出数码管的动态显示过程。必须使得4个选通信号DIG1、DIG2、DIG3、DIG4轮流被单独选通，同时，在段信号输入口加上本人学号的后四位数据，这样随着选通信号的变化，才能实现扫描显示的目的（经验数据为扫描频率大于等于50Hz）。
数字逻辑第五章课后习题答案
数字逻辑第五章课后习题答案 5-1、解：(1) 列出电路的激励函数和输出函数表达式： 1111J K CP CP ==??=? 22321,1J Q K CP Q ?==??=?? 323331 ,1 J Q Q K CP Q ?==?? =?? Q 1n+1)； Q 2n+1); Q 3 n+1) (2) (4) 功能描述：由状态图可知，此电路为一带自启动能力的六进制计数器。 1 2 3 4 5 6 7 8 CP Q 1 Q 2 Q 3 时间图
5-2、解：表5.29所示为最小化状态表，根据状态分配原则，无“列”相邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻中，应给AD、AC分配相邻代码。取A为逻辑0，如下卡诺图所示，状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表 如下，根据D触发器的激励表可画出CP2、D2、CP1、D1、Z的卡诺图， 二进制状态表 状态编码 D触发器的激励表
5-3、解： 原始状态图 5-4、解：（1）写出电路的激励函数和输出函数表达式： Y 2=x 2+x 12x 1(2)作状态流程表： （3）作时间图：
设输入状态x2x1的变化序列为00 01 11 10 00 10 11 01.初始总态为（x2x1,y2y1）=(00,00). 从本题的状态流程表推演出总响应序列为 总态响应序列表 x2 x1 y2 y1 Z 时间图 （4）电路功能：当输入状态x2x1的变化序列为01 11 10 00时，电路输出高电平1，其余情况输出低电平0.因此，该电平异步时序电路为01 11 10 00序列检测器。 5-5、解： 时间图如下
EDA技术实用教程课后习题答案
第一章 1-1 EDA 技术与ASIC 设计与FPGA 开发有什么关系? 答:利用EDA 技术进行电子系统设计得最后目标就是完成专用集成电路ASIC 得设计与实现;FPGA 与CPLD 就是实现 这一途径得主流器件。FPGA 与CPLD 通常也被称为可编程专用IC,或可编程ASIC。FPGA 与CPLD 得应用就是EDA 技术 有机融合软硬件电子设计技术、SoC(片上系统)与ASIC 设计,以及对自动设计与自动实现最典型得诠释。 1-2 与软件描述语言相比,VHDL 有什么特点? P6 答:编译器将软件程序翻译成基于某种特定CPU 得机器代码,这种代码仅限于这种CPU 而不能移植,并且机器 代码不代表硬件结构,更不能改变CPU 得硬件结构,只能被动地为其特定得硬件电路结构所利用。综合器将VHDL 程序转化得目标就是底层得电路结构网表文件,这种满足VHDL 设计程序功能描述得电路结构,不依赖于任何特定硬 件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达得电路功能转化成具体得电路结构网表过程中,具 有明显得能动性与创造性,它不就是机械得一一对应式得“翻译”,而就是根据设计库、工艺库以及预先设置得各类约 束条件,选择最优得方式完成电路结构得设计。 l-3 什么就是综合?有哪些类型?综合在电子设计自动化中得地位就是什么? 什么就是综合? 答:在电子设计领域中综合得概念可以表示为:将用行为与功能层次表达得电子系统转换为低层 次得便于具体实现得模块组合装配得过程。 有哪些类型? 答:(1)从自然语言转换到VHDL 语言算法表示,即自然语言综合。(2)从算法表示转换到寄存器 传输级(RegisterTransport Level,RTL),即从行为域到结构域得综合,即行为综合。(3)从RTL 级表示转换到逻 辑门(包括触发器)得表示,即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计),或转换到FPGA 得配置网表 文件,可称为版图综合或结构综合。 综合在电子设计自动化中得地位就是什么? 答:就是核心地位(见图1-3)。综合器具有更复杂得工作环境,综合器 在接受VHDL 程序并准备对其综合前,必须获得与最终实现设计电路硬件特征相关得工艺库信息,以及获得优化综 合得诸多约束条件信息;根据工艺库与约束条件信息,将VHDL 程序转化成电路实现得相关信息。 1-4 在EDA 技术中,自顶向下得设计方法得重要意义就是什么? P7~10 答:在EDA 技术应用中,自顶向下得设计方法,就就是在整个设计流程中各设计环节逐步求精得过程。 1-5 IP 在EDA 技术得应用与发展中得意义就是什么? P11~12 答:IP 核具有规范得接口协议,良好得可移植与可测试性,为系统开发提供了可靠得保证。 第二章 2-1 叙述EDA 得FPGA/CPLD 设计流程。P13~16 答:1、设计输入(原理图/HDL 文本编辑);2、综合;3、适配;4、时序仿真与功能仿真;5、编程下载;6、硬件测试。 2-2 IP 就是什么?IP 与EDA 技术得关系就是什么? P24~26 IP 就是什么? 答:IP 就是知识产权核或知识产权模块,用于ASIC 或FPGA/CPLD 中得预先设计好得电路功能模块。 IP 与EDA 技术得关系就是什么? 答:IP 在EDA 技术开发中具有十分重要得地位;与EDA 技术得关系分有软IP、 固IP、硬IP:软IP 就是用VHDL 等硬件描述语言描述得功能块,并不涉及用什么具体电路元件实现这些功能;软IP 通常就是以硬件描述语言HDL 源文件得形式出现。固IP 就是完成了综合得功能块,具有较大得设计深度,以网表文件 得形式提交客户使用。硬IP 提供设计得最终阶段产品:掩模。 2-3 叙述ASIC 得设计方法。P18~19 答:ASIC 设计方法,按版图结构及制造方法分有半定制(Semi-custom)与全定制(Full-custom)两种实现方法。 全定制方法就是一种基于晶体管级得,手工设计版图得制造方法。 半定制法就是一种约束性设计方式,约束得目得就是简化设计,缩短设计周期,降低设计成本,提高设计正确率。 半定制法按逻辑实现得方式不同,可再分为门阵列法、标准单元法与可编程逻辑器件法。 2-4 FPGA/CPLD 在ASIC 设计中有什么用途? P16,18 答:FPGA/CPLD 在ASIC 设计中,属于可编程ASIC 得逻辑器件;使设计效率大为提高,上市得时间大为缩短。 2-5 简述在基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具,及其在整个流程中得作用。P19~23 答:基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具有:设计输入编辑器(作用:接受不同得设计输 入表达方式,如原理图输入方式、状态图输入方式、波形输入方式以及HDL 得文本输入方式。);HDL 综合器(作用: HDL 综合器根据工艺库与约束条件信息,将设计输入编辑器提供得信息转化为目标器件硬件结构细节得信息,并在 数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理);仿真器(作用:行为模型得表达、 电子系统得建模、逻辑电路得验证及门级系统得测试);适配器(作用:完成目标系统在器件上得布局与布线);下 载器(作用:把设计结果信息下载到对应得实际器件,实现硬件设计)。 第三章 3-1 OLMC(输出逻辑宏单元)有何功能?说明GAL 就是怎样实现可编程组合电路与时序电路得。P34~36 OLMC 有何功能? 答:OLMC 单元设有多种组态,可配置成专用组合输出、专用输入、组合输出双向口、寄存器 输出、寄存器输出双向口等。 说明GAL 就是怎样实现可编程组合电路与时序电路得? 答:GAL(通用阵列逻辑器件)就是通过对其中得OLMC (输出逻辑宏单元)得编程与三种模式配置(寄存器模式、复合模式、简单模式),实现组合电路与时序电路设计 得。 3-2 什么就是基于乘积项得可编程逻辑结构? P33~34,40 答:GAL、CPLD 之类都就是基于乘积项得可编程结构;即包含有可编程与阵列与固定得或阵列得PAL(可编程阵
2003年广工研究生入学物理化学试题
广东工业大学 2003年研究生入学物理化学试题 考试科目：物理化学科目编号：423 招生专业：应用化学、环境工程 注：考生必须在答题纸上答题（含填充题、选择题），答完后连同本试题一并交回。 一、单项选择题（30分） 1、一定量的理想气体由同一始态出发，分别经恒温可逆膨胀和绝热可逆膨胀到相同的终态压力为P时，终态体积有（）。 A V恒温=V绝热； B V恒温
数字逻辑考题及答案解析
数字逻辑试题1答案 一、填空：（每空1分，共20分） 1、（20.57）8 =（ 10.BC ）16 2、(63.25) 10= ( 111111.01 )2 3、（FF ）16= ( 255 )10 4、[X]原=1.1101，真值X= -0.1101，[X]补 = 1.0011。 5、[X]反=0.1111，[X]补= 0.1111。 6、-9/16的补码为1.0111，反码为1.0110 。 7、已知葛莱码1000，其二进制码为1111， 已知十进制数为92，余三码为1100 0101 8、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态 。 9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。 10、1⊕⊕=B A F ，其最小项之和形式为_ 。AB B A F += 11、RS 触发器的状态方程为_n n Q R S Q +=+1_，约束条件为0=SR 。 12、已知B A F ⊕=1、B A B A F +=2，则两式之间的逻辑关系相等。 13、将触发器的CP 时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路 。 二、简答题（20分） 1、列出设计同步时序逻辑电路的步骤。（5分） 答：（1）、由实际问题列状态图 （2）、状态化简、编码 （3）、状态转换真值表、驱动表求驱动方程、输出方程 （4）、画逻辑图 （5）、检查自起动 2、化简)(B A B A ABC B A F +++=（5分） 答：0=F 3、分析以下电路，其中RCO 为进位输出。（5分） 答：7进制计数器。
4、下图为PLD 电路，在正确的位置添 * ， 设计出B A F ⊕=函数。（5分） 5分 注：答案之一。 三、分析题（30分） 1、分析以下电路，说明电路功能。（10分） 解： ∑∑==) 7,4,2,1()7,6,5,3(m Y m X 2分 A B Ci X Y 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 8分
海大-EDA实验1参考答案
Laboratory Exercise 1 Switches, Lights, and Multiplexers ED实验参与答案 Part1 library ieee; use ieee.std_logic_1164.all; entity part1 is port(SW:in std_logic_vector(17 downto 0); LEDR:out std_logic_vector(17 downto 0)); end part1; architecture Behavior of part1 is begin LEDR <= SW; end Behavior; part2 library ieee; use ieee.std_logic_1164.all; --a 2 to 1 multiplexer entity entity mux21 is port(in_x, in_y, in_s:in std_logic; out_m:out std_logic); end mux21; --a 2 to 1 multiplexer architecture architecture structural of mux21 is signal u, v:std_logic; begin u <= in_x and (not in_s); v <= in_y and in_s ; out_m <= u or v ; end structural;
--a eight-bit wide 2 to 1 multiplexer library ieee; use ieee.std_logic_1164.all; --eight-bit wide 2 to 1 multiplexer entity entity mux21_8bit is port( SW: in std_logic_vector (17 downto 0); --SW: in std_logic_vector (15 downto 8); --SW: in std_logic_vector (17 downto 17); LEDR: out std_logic_vector (7 downto 0)); end mux21_8bit; --eight-bit wide 2 to 1 multiplexera rchitecture architecture Structural of mux21_8bit is component mux21 port(in_x, in_y, in_s:in std_logic; out_m:out std_logic); end component; begin U1:mux21port map (in_x=>SW(0), in_y=>SW(8), in_s=>SW(17), out_m=>LEDR(0)); U2:mux21port map (in_x=>SW(1), in_y=>SW(9), in_s=>SW(17), out_m=>LEDR(1)); U3:mux21port map (in_x=>SW(2), in_y=>SW(10), in_s=>SW(17), out_m=>LEDR(2)); U4:mux21port map (in_x=>SW(3), in_y=>SW(11), in_s=>SW(17), out_m=>LEDR(3)); U5:mux21port map (in_x=>SW(4), in_y=>SW(12), in_s=>SW(17), out_m=>LEDR(4)); U6:mux21port map (in_x=>SW(5), in_y=>SW(13), in_s=>SW(17), out_m=>LEDR(5)); U7:mux21port map (in_x=>SW(6), in_y=>SW(14), in_s=>SW(17), out_m=>LEDR(6)); U8:mux21port map (in_x=>SW(7), in_y=>SW(15), in_s=>SW(17), out_m=>LEDR(7)); end Structural; part3 library ieee; use ieee.std_logic_1164.all; --a 2 to 1 multiplexer entity entity mux21 is port(in_x, in_y, in_s:in std_logic; out_m:out std_logic);
广东工业大学导师信息
姓名招 生 人 数 性 别 出生 年月 职称 学 位 最高学历毕业 院校、时间 主要研究方向（限填3 个） email电话 王 成勇3男教授 博 士 大连理工大 学，1989 模具高速加工及 CAD/CAM，精密超精密 加工理论、设备与工 具，超硬材料及纳米 材料工具 阎 秋生4男教授 博 士 天津大学、 磨削加工工艺、微细加 工、先进加工装备 郭 钟宁3男教授 博 士 香港理工大学 特种加工、微细加工、 加工过程检控 魏昕3女教授 博 士 华南理工大学 微电子材料精密超精 密精密加工技术，加工 过程监测技术，高能束 加工技术 袁慧1女 副教 授 大 学 吉林工业大 学，1977 难加工材料精密加工 与工具 马平2男教授 博 士 南京航天航空 大学/ 高速机床研究\数控技 术\智能监测与控制技 术研究 pingma@gdut 傅 惠南3男教授 博 士 日本神户大学 /1999 微纳米操作加工\微纳 米检测控制\超精密研 磨 张 永俊2男1966教授 博 士 南京航天航空 大学/94 特种加工技术\机器人 运动\动力学研究 （郭钟宁教授负 责） 姜 莉莉3女教授 博 士 莫斯科工业大 学，1998 制造过程信息化， CAD/CAM/PDM. 李 锻能2男 副教 授 学 士 1982年湖南大 学本科 机械制造装备、高速加 工、滑动轴承 高 伟强2男 副教 授 博 士 “Stankin” 莫斯科国立工 业大学 磁性研磨，先进制造装 备设计，CAD/CAPP/CAM 于1男副教学1982年北京精密加工、特种加工、
兆勤授士理工大学数控加工技术 （CAD/CAM） 肖 曙红2男 副教 授 博 士 华南理工大 学， 高速数控机床，直接驱 动控制，精密机械与数 字化设计 张 凤林1男 副教 授 博 士 华南理工大 学， 超硬材料工具制造 徐 晓东1男 研究 员 博 士 北京科技大 学，2000 射流加工理论与工艺 （王成勇教授负 责） 林 一松1 （王成勇教授负 责） 本帖最后由广工机 电于201 1-3-20 16: 55 编辑 姓名招 生 人 数 性 别 出生 年月 职称 学 位 最高学历毕业 院校、时间 主要研究方向（限填3 个） email电话 陈新4男教授 博 士 华中理工大学， CIMS与网络化制造，微 电子装备制造 郑 德涛1男教授 博 士 清华大学， CIMS与网络化制造，微 电子装备制造 吴 百海4男教授 学 士 中南建筑学院， 1964 机电液智能控制，海洋 机电工程
广工 EDA课程设计
i 课 程 设 计 课程名称___VHDL 与集成电路设计___ 题目名称___电子钟VHDL 设计______ 学生学院___物理与光电工程学院___ 专业班级___ __________ 学 号_____________ 学生姓名___ ______________ 指导教师_______________ 2014 年 12 月 19 日
目录 一、前言 (1) 1.1 EDA技术简介 (1) 1.2 EDA的发展前景 (1) 二、设计内容及要求 (1) 2.1设计内容 (1) 2.2 设计要求 (1) 2.3 实验目的 (2) 三、设计原理及框图 (2) 3.1设计原理 (2) 3.2 设计框图 (2) 四、模块程序设计 (4) 4.1 秒、分模块程序及仿真 (4) 4.2 时模块程序及仿真 (6) 4.3 消抖模块 (7) 4.4 顶层文件设计 (8) 五、调试 (11) 六、心得总结 (12) 参考文献 (12) ii
一、前言 1.1 EDA技术简介 电子系统设计自动化（EDA: Electronic Design Automation）已成为不可逆转的潮流，它是包含CAD、CAE、CAM等与计算机辅助设计或设计自动化等相关技术的总称。随着信息时代的到来，信息电子产品已不断地向系统高度集成化和高度微型化发展，使得传统的手工设计和生产技术无法满足信息产品的社会和市场需要，因此，人们开始借助于EDA技术进行产品的设计和开发。目前EDA 技术主要是以计算机软件工具形式表现出来的，对于现代复杂的电子产品设计和开发来说，一般需要考虑“自上而下”三个不同层次内容的设计(即：系统结构级设计，PCB板级设计和IC集成芯片级设计)。Protel DXP软件系统是一套建立在IBM兼容PC环境下的CAD电路集成设计系统，它是世界上第一套EDA环境引入到Windows环境的EDA开发工具，具有高度的集成性和可扩展性。本设计就是利用Protel DXP 进行原理图设计、PCB布局布线、进行电路仿真测试。通过本设计充分了解到Protel DXP的特点并且充分掌握了Protel DXP的设计系统的基础知识。 1.2 EDA的发展前景 随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域工作中，EDA技术的含量以惊人的速度上升，从而使它成为当今电子技术发展的前言之一。 由于在电子系统设计领域中的明显优势，基于大规模可编程器件解决方案的EDA技术及其应用在近年中有了巨大的发展，将电子发展技术再次推向了又一崭新的历史阶段。这些新的发展大致包含了这样6个方面：1.新器件；2.新工具软件；3.嵌入式系统设计；4.DSP系统设计；5.计算机处理器设计；6.与ASIC市场的竞争技术。 二、设计内容及要求 2.1设计内容 设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间。 2.2 设计要求 ①设计思路清晰，整体设计给出框图，提供顶层电路图； ②应用vhdl完成各次级模块设计，绘出具体设计程序； 1
数字逻辑课后习题答案(科学出版社_第五版)
第一章开关理论基础1.将下列十进制数化为二进制数和八进制数 十进制二进制八进制 49 110001 61 53 110101 65 127 1111111 177 635 1001111011 1173 7.493 111.1111 7.74 79.43 10011001.0110111 231.334 2.将下列二进制数转换成十进制数和八进制数 二进制十进制八进制 1010 10 12 111101 61 75 1011100 92 134 0.10011 0.59375 0.46 101111 47 57 01101 13 15 3.将下列十进制数转换成8421BCD码 1997=0001 1001 1001 0111 65.312=0110 0101.0011 0001 0010 3.1416=0011.0001 0100 0001 0110 0.9475=0.1001 0100 0111 0101 4.列出真值表，写出X的真值表达式 A B C X 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0
1 0 1 1 1 1 0 1 1 1 1 1 X=A BC+A B C+AB C+ABC 5.求下列函数的值 当A,B,C为0,1,0时：A B+BC=1 (A+B+C)(A+B+C)=1 (A B+A C)B=1 当A,B,C为1,1,0时：A B+BC=0 (A+B+C)(A+B+C)=1 (A B+A C)B=1 当A,B,C为1,0,1时：A B+BC=0 (A+B+C)(A+B+C)=1 (A B+A C)B=0 6.用真值表证明下列恒等式 (1) (A⊕B)⊕C=A⊕(B⊕C) A B C (A⊕B)⊕C A⊕(B⊕C) 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 所以由真值表得证。 （2）A⊕B⊕C=A⊕B⊕C
数字逻辑课后题讲解
第二章 组合逻辑 下图所示为两种十进制数代码转换器，输入为余三码，输出为什么代码？ 解： 这是一个余三码 至8421 BCD 码转换的电路 已知输入信号A,B,C,D 的波形如下图所示，选择适当的集成逻辑门电路，设计产生输出 F 波形的组合电路（输入无反变量） 解： 列出真值表如下： W= AB+ACD X = BC+BD+BCD Y = CD+CD Z = D )(D C A C B A D C B D B B A F 或+++=
9. 用红、黄、绿三个指示灯表示三台设备的工作情况：绿灯亮表示全部正常；红灯亮表示有一台不正常；黄灯亮表示有两台不正常；红、黄灯全亮表示三台都不正常。列出控制电路真值表，并选出合适的集成电路来实现。 解： 设：三台设备分别为 A 、B 、C ： “1”表示有故障，“0”表示无故障；红、黄、绿灯分别为Y1、Y2、Y3：“1”表示灯亮；“0”表示灯灭。据题意列出真值表如下： 于是得： 13.用一片4:16线译码器将8421BCD 码转换成余三码，写出表达式 解: C B A C B A Y C B A BC Y C B A Y ++==⊕+=⊕⊕=3) (21 )8,6,4,2,0(),,,()8,7,4,3,0(),,,()9,4,3,2,1(),,,()9,8,7,6,5(),,,(∑=∑=∑=∑=D C B A Z D C B A Y D C B A X D C B A W
设计二进制码/格雷码转换器 解：真值表 B 12A 2B 4：16线译码器 Y 6 Y 8 Y 2Y 4Y 3 Y 7Y 2Y 6
EDA技术与VHDL基础课后复习题答案
《EDA技术与VHDL基础》 课后习题答案 第一章 EDA技术概述 一、填空题 1、电子设计自动化 2、非常高速集成芯片硬件描述语言 3、CAD、CAE、EDA 4、原理图输入、状态图输入、文本输入 5、VHDL、Verilog HDL 6、硬件特性 二、选择题 1、A 2、C 3、A 4、D 5、C 6、D 7、A 第二章可编程逻辑器件基础 一、填空题 1、PLD 2、Altera公司、Xilinx公司、Lattice公司 3、基于反熔丝编程的 FPGA 4、配置芯片 二、选择题 1、D 2、C 3、C 4、D 第三章 VHDL程序初步——程序结构 一、填空题 1、结构、行为、功能、接口 2、库和程序包、实体、结构体、配置 3、实体名、类型表、端口表、实体说明部分
4、结构体说明语句、功能语句 5、端口的大小、实体中子元件的数目、实体的定时特性 6、设计库 7、元件、函数 8、进程PROCESS、过程PROCEDURE 9、顺序语句、并行语句 二、选择题 1、D 2、C 3、C 4、B 5、D 6、B 7、A 8、C 三、简答题 2、 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand_3in IS PORT(a,b,c:IN STD_LOGIC; y:OUT STD_LOGIC); END; ARCHITECTURE bhv OF nand_3in IS BEGIN y<=NOT(a AND b AND c); END bhv; 5、0000 6、11110111（247） 第四章 VHDL基础 一、填空题 1、顺序语句、并行语句 2、跳出本次循环 3、等待、信号发生变化时 4、函数、过程 5、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性 6、程序调试、时序仿真 7、子程序、子程序 二、选择题
广工EDA数字逻辑第5章
5.7 EDA开发综合实例3：SmartDesign的使用 在Libero中，除了可以编写程序实现相应设计外，还可通过可视化操作方式（“SmartDesign”软件），对现成的模块进行连线和拼装，实现特定的功能。 下例采用可视化方法实现1位全加器，再改造为2位串行进位加法器，操作过程既有通过编写代码建立模块，也有调用现成模块，还有通过IP核创建实例模块，并对多个模块进行拼装和测试。 5.7.1 使用半加器构造全加器 通过半加器来构造全加器的方法在4.7.3中讨论了，以下的模块及其连接均基于图4-24完成。 1.新建工程 打开Libero IDE，选择“Project”菜单的“New Project”命令，输入项目名称、选择项目存放路径，选择语言Verilog（如图5-62所示）。设备的选择同5.6中的实例2。 2.新建SmartDesign设计 在“Project Manager”中点击“SmartDesign”按钮（如图5-63），在弹出的对话框中输入设计名称，如图5-64所示。
工作区中会显示打开了“adders”设计的画布，但画布是一片空白，如图5-65所示。 3.添加半加器模块 点击“Project Flow”切换回项目流程，点击“HDL Editor”按钮，输入并新建Verilog 程序文件。如图5-66所示：
在打开的文件中输入半加器程序代码，代码同4.7.3中的半加器设计。 项目会把第一个建立的模块或设计作为“根”（Root），并加粗显示，如果项目中的根不是“adders”，则可在“Design Explorer”窗口中对着“adders”按右键，选择“Set As Root”进行修改。如图5-68所示：
数字逻辑电路(王秀敏主编)课后习题答案第二章
第1章 概述 检 测 题 一、填空题 1. 在时间和数值上都是连续变化的信号是_______信号；在时间和数值上是离散和量化 的信号是_______信号。 2. 表示逻辑函数常用的方法有４种，它们是_______，________，________，_______。 3. 正逻辑体制高电平用逻辑_____表示，低电平用逻辑_____表示。 4. 任何进位计数制，数值的表示都包含两个基本的要素：_______和_______。 5. 102816(9 6.75)( )( )( )=== 二、请完成下列题的进制转换 １．210(1011001)( )= 810(736.4)( )= 1610(34)( )F C = ２．112(30)( )= 102(16.6875)( ) = ３．28(1011101)( )= 28(1010010.11010)( )= ４．82(127.65)( )= 162(9.16)( ) A = ５．216(1110101100)( )= 216(1111.001)( ) =
三、选择题 １．在下列各数中，最小的数是（ ） (a) 2(101001) (b) 8(52) (c) 16(2)B (d) 10(96) 2． 8421(100110000110)( )BCD 余3BCD (Ａ)100110001001 (B)100110001000 (Ｃ)110010000110 (Ｄ）101100001100 四、简述题 １．为什么在数字系统中通常采用二进制/ 2．何为进位计数制? 何为码制? 何为正、负逻辑? 3．算术运算、逻辑运算和关系运算的区别? 检测题答案 一、填空题 1. 答案：模拟，数字 2. 答案：真值表，逻辑函数式，逻辑图，卡诺图。 3. 答案：１，０；０，１ 4. 答案：基数，位数 5. 答案：1100000.11，140.6，60.0 二、请完成下列题的进制转换 1. 89； 478.5； 8012 2. 11110； 10000.1011 3. 135； 122.62 4. 1010111.110101； 10011010.00010110 5. 3AC ； F.2 三、选择题 １．答案：Ａ 2． 答案：Ａ 四、简述题 答案：略
数字逻辑习题及答案.
数字逻辑习题及答案 一. 填空题 1．一个触发器有Q和Q两个互补的输出引脚，通常所说的触发器的输出端是指 Q ，所谓置位就是将输出端置成 1 电平，复位就是将输出端置成 0 电平。 2．我们可以用逻辑函数来表示逻辑关系，任何一个逻辑关系都可以表示为逻辑函数的与或表达式，也可表示为逻辑函数的或与表达式。 3．计数器和定时器的内部结构是一样的，当对不规则的事件脉冲计数时，称为计数器，当对周期性的规则脉冲计数时，称为定时器。 4．当我们在计算机键盘上按一个标为“3”的按键时，键盘向主机送出一个ASCII码，这个ASCII码的值为 33H 。 5．在5V供电的数字系统里，所谓的高电平并不是一定是5V，而是有一个电压范围，我们把这个电压范围称为高电平噪声容限；同样所谓的低电平并不是一定是0V，而也是有一个电压范围，我们把这个电压范围称为低电平噪声容限。 二. 选择题 1．在数字系统里，当某一线路作为总线使用，那么接到该总线的所有输出设备（或器件）必须具有 b 结构，否则会产生数据冲突。 a. 集电极开路； b. 三态门； c. 灌电流； d. 拉电流2．TTL集成电路采用的是 b 控制，其功率损耗比较大；而MOS 集成电路采用的是 a 控制，其功率损耗比较小。 a. 电压； b.电流； c. 灌电流； d. 拉电流 3．欲将二进制代码翻译成输出信号选用 b ，欲将输入信号编成二进制代码选用 a ，欲将数字系统中多条传输线上的不同数字信号按需要选择一个送到公共数据线上选用 c ，
欲实现两个相同位二进制数和低位进位数的相加运算选用 e 。 a. 编码器； b. 译码器； c. 多路选择器； d. 数值比较器； e. 加法器； f. 触发器； ｇ. 计数器； h. 寄存器 4． 卡诺图上变量的取值顺序是采用 b 的形式，以便能够用几何 上的相邻关系表示逻辑上的相邻。 a. 二进制码； b. 循环码； c. ASCII 码； d. 十进制码 5． 根据最小项与最大项的性质，任意两个不同的最小项之积为 0 ，任意两个不同的最大项之和为 1 。 a. 不确定； b. 0 ； c. 1 三. 简答题 1．分别写出（或画出）JK 、D 、T 和T ’四个触发器的特征方程、真 值表和状态转换图。 2．请分别完成下面逻辑函数的化简。 1). )DE C B A (*)E D )(C B A (F ++++++= 答：原式)DE C B A (*)]E D ()C B A ([+++++++= )DE )C B A ((*))DE )C B A ((++++++=)) C B A ()C B A ((DE DE )C B A ()C B A (+++++++++++= DE = 2). )EH D B A )(B A )(C A )(C B A (F +++++++= 答：原式的对偶式为： ) H E (ABD AB AC C AB 'F ++++= ))H E (BD B C C B (A ++++=)] H E (BD B B C [A ++++==A A )'A ()''F (===∴原式 3．请分别说明A/D 与D/A 转换器的作用，说明它们的主要技术指标， 并进一步说明在什么情况下必须在A/D 转换器前加采样·保持电路。 答：A/D 与D/A 转换器分别能够将模拟量转换成数字量与数字量转换 成模拟量，通过这样的转换电路，能够将模拟系统和数字系统联
数字逻辑(第六版 白中英)课后习题
第四章习题答案1.设计4个寄存器堆。 解： 寄存器组 2. 设计具有4个寄存器的队列。 解： 输入数据输出数据 3．设计具有4个寄存器的堆栈 解：可用具有左移、右移的移位寄存器构成堆栈。
栈顶 SR 1 SR 2 SR 3 输入数据 输出数据 压入弹出 4．SRAM 、DRAM 的区别 解：DRAM 表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。DRAM 拥有更高的密度，常常用于PC 中的主存储器。 SRAM 是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM 要快。SRAM 常常用于高速缓冲存储器，因为它有更高的速率； 5. 为什么DRAM 采用行选通和列选通 解：DRAM 存储器读/写周期时，在行选通信号RAS 有效下输入行地址，在列选通信号CAS 有效下输入列地址。如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。由于DRAM 需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS 有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。每当一个行地址信号RAS 有效选中某一行时，该行的所有存储体单元进行刷新。 6. 用ROM 实现二进制码到余3码转换 解： 真值表如下： 8421码 余三码 B 3B 2 B 1 G 3G 2G