电工学第21章触发器时序逻辑电路
技 通过输入脉冲信号的触发，又能改变其输出状态。输入
术 部
信号消失后，被置成的“0”或“1”态能保存下来，即
分 具有记忆功能。
双稳态触发器的构成：门电路加上适当的反馈
RS触发器
双稳态触发器按其逻辑功能 JK触发器
哈
D触发器
理
工
T触发器
大
学
主从型触发器
双稳态触发器按其结构 维持阻塞型触发器
王 亚 军
制
触发器保持原状态不变。 S
CP
Qn
2
哈
理
RD
工 大
学
4
王
亚
R
军 制
11 作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
2 可控RS触发器
技
术 部
除了具有直接置0、置1功能外，还具有受时钟脉冲控制的置
分 0、置1和保持功能的双稳态触发器。
时钟脉冲是一种控制触发器状态翻转时刻的脉冲信号。
• 逻辑图
分 0、置1和保持功能的双稳态触发器。
时钟脉冲是一种控制触发器状态翻转时刻的脉冲信号。
• 逻辑图
Qn
SD、RD用于预置触发器的初
始状态。工作过程中应处于
1
高电平。
SD
S、R是置1和置0输入端，高
电平有效。
3
S
CP
Qn
2
哈
理
RD
工 大
学
4
王
亚
R
军 制
10 作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
2 可控RS触发器
技
术 部
• 触发方式
分 • 触发方式是指触发器在时钟脉冲的什么时间接收输入信号
和输出相应状态。
• 可控RS触发器的触发方式为高电平电平触发。
高电平电平触发，是指在时钟脉冲为高电平持续期间，触 哈 发器都能接收输入信号并立即输出相应状态的触发方式。 理
王 亚 军 制 6作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
1 基本RS触发器
技
术 部 分
具有直接置1、直接置0功能的双稳态触发器。
• 逻辑图
• 逻辑状态表
两个互补输出端
Q
Q
&
1
&
2
SD
RD
两个输入端
RD SD Qn
0 00 1
01
0 1
100 1ຫໍສະໝຸດ 110 1Q n1
禁用
哈
0
理 工
大
1
学
分 0、置1和保持功能的双稳态触发器。
时钟脉冲是一种控制触发器状态翻转时刻的脉冲信号。
• 逻辑图
Qn
Qn
• 基本RS触发器 • 控制电路
1
SD
3
S
CP
2
哈
理
RD
工 大
学
4
王
亚
R
军 制
9作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
2 可控RS触发器
技
术 部
除了具有直接置0、置1功能外，还具有受时钟脉冲控制的置
Qn
CP是时钟脉冲控制端，通过
控制电路来实现时钟脉冲对
1
输入端的S和R的控制。
SD
• 当CP=1时 3 触发器状态由S和R的输入
状态所决定。时钟脉冲过 S
去后，输出状态不变。
CP
Qn
2
哈
理
RD
工 大
学
4
王
亚
R
军 制
12 作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
2 可控RS触发器
技
术 部
工 大 学
王 亚 军 制 14 作
电
例题21.1.2
工
学
Ｉ
电 子 技
已知高电平触发的可控RS 触发器，R和S 端的输入 波形如图 所示，而且已知触发器原态为0，试画出输出端Q的波形。
术
部 分
1
2
3
4
CP
R
S
【解】
Q
多次翻转
哈 理 工 大 学
王 亚 军 制 15 作
电 工
21.1 双稳态触发器
学
Ｉ
4作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
1 基本RS触发器
技
术 部 分
具有直接置1、直接置0功能的双稳态触发器。 • 逻辑图
两个互补输出端
正常情况下，两个输出 端的状态保持相反。通
Q
&
SD
&
1
两个输入端
Q
2
RD
常以Q 端的状态表示触
发器的工作状态。
哈
触发器在接受信号之前
理 工
的状态称为原态，记为 大
Qn；触发器在接受信号 之后的状态称为新态或
学
王 亚
次态，记为Qn+1。
军 制
5作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
1 基本RS触发器
技
术 部 分
具有直接置1、直接置0功能的双稳态触发器。 • 逻辑图
两个互补输出端
• 逻辑符号
Q
&
1
Q &
2
SD
RD
两个输入端
Q
Q
SD
RD
哈 理 工 大 学
2 可控RS触发器
技
术 部
除了具有直接置0、置1功能外，还具有受时钟脉冲控制的置
分 0、置1和保持功能的双稳态触发器。
时钟脉冲是一种控制触发器状态翻转时刻的脉冲信号。
• 逻辑图
CP是时钟脉冲控制端，通过 控制电路来实现时钟脉冲对
Qn
1
输入端S和R的控制。
SD
• 当CP=0时 3 S和R的输入状态不起作用；
王
亚
Qn
军
制
7作
电 工
例题21.1.1
学
Ｉ
电 子 技
初始状态为0的输入为低电平有效的基本RS触发器，输入端 的输入波形已知，如图所示。试求输出端的波形。
术
部
分
RD
SD
【解】Q
哈 理 工 大 学
王 亚 军 制 8作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
一、RS触发器
2 可控RS触发器
技
术 部
除了具有直接置0、置1功能外，还具有受时钟脉冲控制的置
电 子
二、JK触发器
技
术 部
1 逻辑图
Q
Q
分 • 主从型电路结构
S = JQn R = KQn
S D 从触发器 R D
1S C 1 1R
• 从触发器的输出状态由主触 发器的状态决定
• CP由0→1 主触发器打开—接受信号
主触发器
1S C 1 1R
从触发器关闭—输出状态不变
互补时钟控制主、从触发器不能同时翻转
除了具有直接置0、置1功能外，还具有受时钟脉冲控制的置
分 0、置1和保持功能的双稳态触发器。
时钟脉冲是一种控制触发器状态翻转时刻的脉冲信号。
• 逻辑符号
Q
Q
SD
RD
1S C 1 1R
S CP R
高电平触发
• 逻辑状态表
RS
Q n1
00
Qn
01 1
10 11
0
不定
哈 理 工 大 学
王 亚 军 制 13 作
JK
CP
术
部 分
时序电路的输出状态 与当前的输入状态有关
与原来的状态有关
时序电路的基本单元为触发器
能够存储一位二进制信号的基本逻辑单元电路统称为触
发器。
哈 理
双稳态触发器
工 大
触发器按其稳定工作状态 单稳态触发器
学
无稳态触发器
王 亚
军 制
3作
电 工
21.1 双稳态触发器
学
Ｉ
电 子
双稳态触发器的输出状态，或为高电平或为低电平，而
第21章 触发器和时序逻辑电路
1
电 工
目录
学
Ｉ
电
子
技
术
部 分
21.1 双稳态触发器
21.2 寄存器
21.3 计数器
21.4 时序逻辑电路的分析
哈 理
工
21.5 由555定时器组成的单稳态 大
学
触发器和无稳态触发器
王
亚
21.6 应用举例
军 制
2作
电 工
21.1 双稳态触发器
学
Ｉ
电 子 技
数字电路
组合逻辑电路 时序逻辑电路
合集下载
第21章触发器和时序逻辑电路
(4) SD=0，RD = 0
“1”态
当信号SD= RD = 0 同时变为1时，由 于与非门的翻转 时间不可能完全 相同，触发器状 态可能是“1”态， 也可能是“0”态， 不能根据输入信 号确定。
Q 1 1
& G1
11 10 1
SD 0
Q 1 0 若先翻转
& G2 11
1 RD 0
若G1先翻转，则触发器为“0”态
RD
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触发器输出与输入的逻辑关系
(1) SD=1，RD = 0
设触发器原态 为“1”态。
1Q 0 & G1
1
Q0 1
& G2 0
翻转为“0”态
SD 1
RD 0
6 章目录 上一页 下一页 返回 退出
设原态为“0”态
结论: 不论 触发器原来 为何种状态， 当 SD=1，
设原态为“1”态
结论: 不论 触发器原来 为何种状态， 当 SD=0，
RD=1时， 将使触发器 置“1”或称 为置位。
触发器保持
“1”态不变
1Q
Q0
1
0
& G1 0
& G2 1
SD 0 置位
RD 1
9 章目录 上一页 下一页 返回 退出
(3) SD=1，RD = 1
设原态为“0”态
保持为“0” 态
RD=0时， 将使触发器 置“0”或称 为复位。
触发器保持 “0”态不变
0Q
Q1
0
1
& G1 1
& G2 0
SD1
RD 0
复位
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触发器和时序逻辑电路电子技术课件ppt知识介绍
• 同步RS触发器：在基本RS触发器的基础上增加了时钟信号CP的控制。只有在 CP的上升沿或下降沿到来时，才会根据R和S的输入信号改变输出状态。消除了 基本RS触发器的约束条件，使得设计更为灵活。
• D触发器：具有一个数据输入端D和一个时钟信号输入端CP。在CP的上升沿或 下降沿到来时，会将D端的输入数据锁存到输出端Q。具有数据锁存功能，适用 于数据传输和存储等应用场合。
组合逻辑控制信号产生
通过组合逻辑电路产生控制信号，实 现对时序逻辑电路的控制，如计数器 、寄存器等。
时序逻辑状态转换
在时序逻辑电路中，通过组合逻辑电 路实现状态转换，控制数据的流动和 处理。
状态机设计原理及实例分析
状态机基本概念
介绍状态机的定义、分类、状态转换图等基本概念。
状态机设计步骤
详细阐述状态机设计的步骤，包括状态编码、状态转 换表、状态转换图、控制逻辑设计等。
特性分析
触发器具有以下特性
记忆功能
能够保持输出状态不变，直到下一个触发信号的到来。
触发方式多样
可根据不同的触发方式进行设计，如电平触发、边沿触发 等。
逻辑功能灵活
可实现多种逻辑功能，如与、或、非等。
时序配合方便
可与其它时序逻辑电路方便地进行配合，实现复杂的时序 逻辑功能。
常见类型及其特点
• 基本RS触发器：具有两个输入端R和S，以及两个输出端Q和Q'。当R和S的输入 信号不同时，Q和Q'的输出状态会发生变化。具有直接置位和复位的功能，但 存在约束条件，即R和S不能同时为1。
触发器分类
根据触发方式的不同，触发器可分为电平触发器和边沿触发器两大类。其中，电平触发器又可分为基 本RS触发器、同步RS触发器、D触发器等；边沿触发器可分为正边沿触发器和负边沿触发器等。
• D触发器：具有一个数据输入端D和一个时钟信号输入端CP。在CP的上升沿或 下降沿到来时，会将D端的输入数据锁存到输出端Q。具有数据锁存功能，适用 于数据传输和存储等应用场合。
组合逻辑控制信号产生
通过组合逻辑电路产生控制信号，实 现对时序逻辑电路的控制，如计数器 、寄存器等。
时序逻辑状态转换
在时序逻辑电路中，通过组合逻辑电 路实现状态转换，控制数据的流动和 处理。
状态机设计原理及实例分析
状态机基本概念
介绍状态机的定义、分类、状态转换图等基本概念。
状态机设计步骤
详细阐述状态机设计的步骤，包括状态编码、状态转 换表、状态转换图、控制逻辑设计等。
特性分析
触发器具有以下特性
记忆功能
能够保持输出状态不变，直到下一个触发信号的到来。
触发方式多样
可根据不同的触发方式进行设计，如电平触发、边沿触发 等。
逻辑功能灵活
可实现多种逻辑功能，如与、或、非等。
时序配合方便
可与其它时序逻辑电路方便地进行配合，实现复杂的时序 逻辑功能。
常见类型及其特点
• 基本RS触发器：具有两个输入端R和S，以及两个输出端Q和Q'。当R和S的输入 信号不同时，Q和Q'的输出状态会发生变化。具有直接置位和复位的功能，但 存在约束条件，即R和S不能同时为1。
触发器分类
根据触发方式的不同，触发器可分为电平触发器和边沿触发器两大类。其中，电平触发器又可分为基 本RS触发器、同步RS触发器、D触发器等；边沿触发器可分为正边沿触发器和负边沿触发器等。
时序逻辑电路触发器
J 0 K 1时 Qn1 0 J 1 K 0时 Qn1 1
J 1 K 1时 Qn1 Qn
JK触发器的状态转换表
J K Qn Qn+1 00 0 0 00 1 1 01 0 0 01 1 0 10 0 1 10 1 1 11 0 1 11 1 0
(1)基本RS(与非）
S=1,R=0
S=X R=0
1
0
S=0 R=X
S=0,R=1 (2)基本RS(或非）
数字逻辑与电路
4.2.4 D触发器
（1）边沿触发工作原理
CP=0期间，c 、d被锁， D对Q不产生任何影响,Q 保持原态。
4.2 触 发 器
Q
Q
&
&
e
f
1
1
&
&
c
d
0
c=1 , d=1反馈到a、b的 输入，a、b输出取决于 D。
4.2 触 发 器
4.2.5 主从触发器
（1）主从RS触发器
逻辑表达式： Q n1 S RQ n
RS 0 S 0
特性表：见P164 表4-6
R X
驱动表： Qn
Q n1
S
0
0
0
0
Байду номын сангаас
1
1
1
0
0
1
1
×
2011.8.29
数字逻辑与电路
状态转换图 S 1, R 0
0
1
S 0, R 1
状态转移真值表
SD RD Qn Qn+1
0 0 0 1* 0 0 1 1* 010 1 011 1 100 0 101 0 110 0 111 1
J 1 K 1时 Qn1 Qn
JK触发器的状态转换表
J K Qn Qn+1 00 0 0 00 1 1 01 0 0 01 1 0 10 0 1 10 1 1 11 0 1 11 1 0
(1)基本RS(与非）
S=1,R=0
S=X R=0
1
0
S=0 R=X
S=0,R=1 (2)基本RS(或非）
数字逻辑与电路
4.2.4 D触发器
（1）边沿触发工作原理
CP=0期间，c 、d被锁， D对Q不产生任何影响,Q 保持原态。
4.2 触 发 器
Q
Q
&
&
e
f
1
1
&
&
c
d
0
c=1 , d=1反馈到a、b的 输入，a、b输出取决于 D。
4.2 触 发 器
4.2.5 主从触发器
（1）主从RS触发器
逻辑表达式： Q n1 S RQ n
RS 0 S 0
特性表：见P164 表4-6
R X
驱动表： Qn
Q n1
S
0
0
0
0
Байду номын сангаас
1
1
1
0
0
1
1
×
2011.8.29
数字逻辑与电路
状态转换图 S 1, R 0
0
1
S 0, R 1
状态转移真值表
SD RD Qn Qn+1
0 0 0 1* 0 0 1 1* 010 1 011 1 100 0 101 0 110 0 111 1
时序逻辑电路PPT课件
时序逻辑电路可以分为同步时序 逻辑电路和异步时序逻辑电路， 其中同步时序逻辑电路是最常用 的类型。
工作原理
状态表示
时序逻辑电路中的状态通常由存储元件（如触发器）来存储，根据 输入信号的变化，电路的状态会随之改变。
状态转移
时序逻辑电路中的状态转移是由输入信号和当前状态共同决定的， 根据一定的逻辑关系，电路会从一个状态转移到另一个状态。
。
02
可编程逻辑控制器（PLC）
在工业控制系统中，时序逻辑电路用于实现可编程逻辑控制器，用于自
动化控制和数据处理。
03
传感器接口
时序逻辑电路用于实现传感器接口电路，将传感器的模拟信号转换为数
字信号，并传输给微控制器或可编程逻辑控制器进行处理。
04
CATALOGUE
时序逻辑电路的优化
优化设计
设计
使用基本的逻辑门电路， 根据需求逐一设计电路。
自动化工具设计
使用EDA（电子设计自动 化）工具进行设计，提高 设计效率。
混合设计
结合手工设计和自动化工 具设计，根据具体情况选 择合适的设计方法。
设计工具
硬件描述语言
使用Verilog或VHDL等硬件描述语言进行设计。
EDA工具
时序逻辑电路
目录
• 时序逻辑电路简介 • 时序逻辑电路设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化 • 时序逻辑电路的发展趋势
01
CATALOGUE
时序逻辑电路简介
定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，它能够根据输入信号 的变化，按照一定的逻辑关系， 输出相应的信号。
分类
输出信号
时序逻辑电路的输出信号是根据当前状态和输入信号来确定的，它会 随着状态的变化而变化。
工作原理
状态表示
时序逻辑电路中的状态通常由存储元件（如触发器）来存储，根据 输入信号的变化，电路的状态会随之改变。
状态转移
时序逻辑电路中的状态转移是由输入信号和当前状态共同决定的， 根据一定的逻辑关系，电路会从一个状态转移到另一个状态。
。
02
可编程逻辑控制器（PLC）
在工业控制系统中，时序逻辑电路用于实现可编程逻辑控制器，用于自
动化控制和数据处理。
03
传感器接口
时序逻辑电路用于实现传感器接口电路，将传感器的模拟信号转换为数
字信号，并传输给微控制器或可编程逻辑控制器进行处理。
04
CATALOGUE
时序逻辑电路的优化
优化设计
设计
使用基本的逻辑门电路， 根据需求逐一设计电路。
自动化工具设计
使用EDA（电子设计自动 化）工具进行设计，提高 设计效率。
混合设计
结合手工设计和自动化工 具设计，根据具体情况选 择合适的设计方法。
设计工具
硬件描述语言
使用Verilog或VHDL等硬件描述语言进行设计。
EDA工具
时序逻辑电路
目录
• 时序逻辑电路简介 • 时序逻辑电路设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化 • 时序逻辑电路的发展趋势
01
CATALOGUE
时序逻辑电路简介
定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，它能够根据输入信号 的变化，按照一定的逻辑关系， 输出相应的信号。
分类
输出信号
时序逻辑电路的输出信号是根据当前状态和输入信号来确定的，它会 随着状态的变化而变化。
21触发器和时序逻辑电路
28
R0(1)和R0(2)是清零输入端，均为1时，将四个触发器清零； S9(1)和S9(2)置9输入端，均为1时，置数1001。清零时要求 S9(1)和S9(2)中至少有一个为0
29
21.3.3 任意进制计数器
1. 清零法
将计数器适当改接，利用其清零端进行 反馈置0，可得出小于原进制的计数器
用一片74LS290设 计N进制计数器的 一般方法
双稳态触发器：有两个稳定状态，从一个稳定状态翻转为另一个稳定 状态必须靠信号脉冲触发，脉冲消失后，稳定状态一直保持下去
单稳态触发器：在触发信号未加之前，触发器处于稳定状态，经信号 触发后，触发器翻转，但新的状态只能暂时保持（暂稳状态），经过 一定时间（由电路参数决定）后自动翻转到原来的稳定状态
无稳态触发器：没有稳定状态，不需外加触发脉冲，就能输出一定 频率的矩形波。由于矩形波中含有丰富的谐波，称为多谐振荡器
41
21.6.4 四人抢答电路
发光管不亮
赛前先清零
CP进入D触发器
四人参加比赛，每人一个按钮，其中最先按下按钮者， 相应的指示灯亮；其他人再按按钮不起作用
电路的核心是74LS175。其内部包含了四个D触发器，
清零端和时钟脉冲是共用的
42
本章总结 掌握RS触发器、JK触发器、D触发器的逻辑功能 理解寄存器和移位寄存器的工作原理 理解二进制计数器和二－十进制计数器的工作原理 了解集成定时器的工作原理，了解用集成定时器组 成的单稳态触发器和多谐振荡器的工作原理
10 Q
Q 01
从触发器 10 R CP S 01
10 Q
Q 01
主触发器
KQ R 10
CP S JQ 01
CP下跳 1
1
R0(1)和R0(2)是清零输入端，均为1时，将四个触发器清零； S9(1)和S9(2)置9输入端，均为1时，置数1001。清零时要求 S9(1)和S9(2)中至少有一个为0
29
21.3.3 任意进制计数器
1. 清零法
将计数器适当改接，利用其清零端进行 反馈置0，可得出小于原进制的计数器
用一片74LS290设 计N进制计数器的 一般方法
双稳态触发器：有两个稳定状态，从一个稳定状态翻转为另一个稳定 状态必须靠信号脉冲触发，脉冲消失后，稳定状态一直保持下去
单稳态触发器：在触发信号未加之前，触发器处于稳定状态，经信号 触发后，触发器翻转，但新的状态只能暂时保持（暂稳状态），经过 一定时间（由电路参数决定）后自动翻转到原来的稳定状态
无稳态触发器：没有稳定状态，不需外加触发脉冲，就能输出一定 频率的矩形波。由于矩形波中含有丰富的谐波，称为多谐振荡器
41
21.6.4 四人抢答电路
发光管不亮
赛前先清零
CP进入D触发器
四人参加比赛，每人一个按钮，其中最先按下按钮者， 相应的指示灯亮；其他人再按按钮不起作用
电路的核心是74LS175。其内部包含了四个D触发器，
清零端和时钟脉冲是共用的
42
本章总结 掌握RS触发器、JK触发器、D触发器的逻辑功能 理解寄存器和移位寄存器的工作原理 理解二进制计数器和二－十进制计数器的工作原理 了解集成定时器的工作原理，了解用集成定时器组 成的单稳态触发器和多谐振荡器的工作原理
10 Q
Q 01
从触发器 10 R CP S 01
10 Q
Q 01
主触发器
KQ R 10
CP S JQ 01
CP下跳 1
1
电工学教案-触发器与时序逻辑电路
(tpd1
tpd2 )
o
t 注意：此值愈小愈好
tpd1
tpd2
上升延迟时下间降延迟时间
返回目录
21.4.2
输入端
A B
使能 端
三态输出 “与非” 门电路 ＋UCC
R1
A
D
& R2
R4
B
T3 Y
TE1
T2
T4
Y
E
图形符R号3
R5
T5
输出端
返回目录
工作原理
截止
R1 D
R2
A B
T3
T1
T2
＋UCC
+5V +5V
7R520R2
R4
U
100
75T03
T2 T2
T4
RL
Y
Y
R3
R3
R5 3k
T5 T5
返回目录
OC门电路的符号
&
注意与 普通 与非门的区别
返回目录
OC门可以实现“线与”功能
UCC
RL
&
“线与”
Y1
&
Y2
输出端直接相连 Y
&
Y3
Y=Y1Y2Y3
返回目录
21.5 MOS 门电路 21.5.1 NMOS 门电路 1. NMOS “非” 门电路
在保证输出的高电平电压不低于额定值90％的条件下所 容许叠加在输入低电平上的最大噪声（或干扰）电压。
UO / V4
B
3A
2
U NL
1
UNL UOFF UIL
C
UI /V
1
2
3
时序逻辑电路讲解ppt
Q JQ C KQ
CP
J K AQn AQn ，A与Qn是异或关系
A与Qn相同时， J K 0 Qn1 Qn 具有保持原状态功能
A与Qn不同时，J K 1 Qn1 Qn 具有计数功能
时序逻辑电路
特点:
在数字电路中,凡就是任一时刻得稳定输出不仅决定 于该时刻得输入,而且还与电路原来得状态有关者,都 叫做时序逻辑电路,简称时序电路。
3、动作特点: 在CP=1得全部时间里,输入信号 得变化都对主触发器起控 制作用,所以当CP下降沿到达时从触发器得状态不仅仅由 此时刻输入信号得状态决定,还必须考虑整个CP=1期间输 入信号得变化过程。
三、 主从RS、JK触发器
主从RS触发器 的图形符号
S
1S
Q
CP C1
R
1R
Q
主从JK触发器 的图形符号
4. 根据状态转换情况总结电路功能。
例:时序电路见下图, FF1～FF3为主从JK触发器、下降沿动作。 分析其逻辑功能。输入端悬空时等同逻辑1。
1J
Q1
C1
1K
Q1 &
FF1
1J
Q2
C1
1K
Q2
FF2
& 1J Q3 &
1
Y
C1
1K
Q3
FF3 CP
J1 Q2 • Q3
K1 1
1、驱动方程 J2 Q1
RD
0–t1： RD=0、 SD=1
Q=1、Q=0
SD t1 t2 t3 t4 t5 t
t1–t2： RD= SD=0
保持Q=1、Q=0
t2 –t3： RD=1、 SD=0
Q
t
Q=0、Q=1
触发器和时序逻辑电路chapter21
下面介绍双稳态触发器，它是构成时序电路 的基本逻辑单元。
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21.1 双稳态触发器
21.1.1 R－S 触发器 21.1.2 主从J－K 触发器 21.1.3 维持阻塞D 触发器 21.1.4 触发器逻辑功能转换
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21.1 双稳态触发器
为“？”状态
J=1, K=1时，每来 一个时钟脉冲，状 态翻转一次，即具 有计数功能。
Q1
Q0
Q
Q
F从
SCR
SD
C
RD
Q
Q
F主 S C R
1
J
1 0
CK
0
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(2)J=0，K=1 设触发器原 态为“1”态
翻转为“0”态 设触发器原 态为“0”态
为“？”态
Q1
& G3
& G4
发器的状态由 R，S的状态决 定。
S
1 C
打开
R
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当C=1时
触发器状态由R，S 输入状态决定。
Q
.
& G1
Q
.
& G2
1 SD 1 (1) S=0, R=0 打开
& G3
1 RD 1 & G4
触发器保持原态
S0
1 C
打开
R0
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例：JK 触发器工作波形
下降沿触发翻转
C J K Q
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21.1.3 维持阻塞 D 触发器 Q 1.电路结构
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21.1 双稳态触发器
21.1.1 R－S 触发器 21.1.2 主从J－K 触发器 21.1.3 维持阻塞D 触发器 21.1.4 触发器逻辑功能转换
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21.1 双稳态触发器
为“？”状态
J=1, K=1时，每来 一个时钟脉冲，状 态翻转一次，即具 有计数功能。
Q1
Q0
Q
Q
F从
SCR
SD
C
RD
Q
Q
F主 S C R
1
J
1 0
CK
0
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(2)J=0，K=1 设触发器原 态为“1”态
翻转为“0”态 设触发器原 态为“0”态
为“？”态
Q1
& G3
& G4
发器的状态由 R，S的状态决 定。
S
1 C
打开
R
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当C=1时
触发器状态由R，S 输入状态决定。
Q
.
& G1
Q
.
& G2
1 SD 1 (1) S=0, R=0 打开
& G3
1 RD 1 & G4
触发器保持原态
S0
1 C
打开
R0
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例：JK 触发器工作波形
下降沿触发翻转
C J K Q
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21.1.3 维持阻塞 D 触发器 Q 1.电路结构
第21章 触发器和时序逻辑电路
1
&
&
a
b
1
1
D1 0 CP
返回
0
1
Q
Q
C正沿到达时c、
& e
& f
d开启，使c=1，
d=0。
1
0
Q翻转为1
&
&
c1
d
0
1
&
&
a
b
1
1
D 1C
返回
C正沿过后， d=0将c封锁, 并使b=1，维 持d=0。
Q
0 & e
Q1 &
f
因此以后 C=1期间D的 变化不影响 输出。
1
& c
0
& a
0 &
d
1 &
移位脉冲
• F0
• F1
• F2
F3
CP
CP
D0
D0
10 1 1
Q0
Q0
1
Q1
Q1
1
Q2
Q2
0
Q3
Q3
1
3. 中规模双向移位寄存器
VCC Q0 Q1 Q2 Q3 CP SB SA 74LS194
Cr DSR D0 D1 D2 D3 DSL GND
DSR：右移串行输入端
DSL：左移串行输入端 D3~ D0：并行输入端 Q3~ Q0：数据输出端
G2
1 RD 1
0 SD 0
输出保持：Q 1 Q 0
返回
RD 1, S D 0 时，触发器原状态若为“0”，
则新状态为“1”。若原状态为“1”，则新状 态仍为“1”。即无论原状态如何，基本RS触 发器都输出“1”，所谓“置位”状态。
21触发器与时序逻辑电路
Q0
Q1
Q
Q
从触发器
SCR
SD
RD
Q
Q
主触发器
1
S C R
J
1 CP
0
0
32/124
K
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3. JK触发器的逻辑功能
JK触发器状态表
J K Qn+1
逻辑符号
Q
Q
00 01
Qn (保持功能) 0 (置 0 功能)
10 11
1 Qn
(置 1 功能) (计数功能)
SD J CP K RD
1
CP 0 从触发器封锁
从触发器状态保 持不变。
主触发器打开
主触发器状态 由J、K决定，接 收信号并暂存。
Q
Q
Q
Q
从触发器
SCR
SD
RD
Q
Q
主触发器
1
S C R
1
J
CP
0
24/124
K
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1
C0
0
从触发器打开
从触发器的状态
取决于主触发器， 并保持主、从状态 一致，因此称之为 主从触发器。
(3) J=1，K=0 设触发器原 态为 0 态
翻转为 1 态 设触发器原
态为 1 态
为 ？态
Q10
Q01
Q
Q
从触发器
SCR
SD 1
0 RD 10
Q
Q
主触发器
1
S1 C 0R
1 1 10 0 0
JK
1 CP
0
0
30/124
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