bicmos三态输出门电路的设计、制备及应用
三态门、OC门的设计与仿真实验报告
三态门的设计与仿真实验报告一、实验内容1、用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。
2、应用MaxplusII软件对三态门和OC门进行编译、仿真和模拟。
3、在“MaxplusII软件的基本操作”实验的基础上，能更加熟练的掌握应用MaxplusII软件，从而更形象更深层次的理解三态门和OC门。
二、实验平台及实验方法用VHDL语言编写三态门和OC门的程序，运用Maxplus软件进行仿真，再结合FPGA（即对实验箱的芯片进行编译）进行验证。
也可以用原理图进行文本设计，波形设计。
逻辑符号图：真值表：EN A OUT0 0 HI-Z0 1 HI-Z1 0 01 1 0电路图：三、实验过程1．启动MaxplusII软件；2．新建一个文本编辑文件，输入三态门的VHDL语言；3．编译。
点击file→save as,保存文件名为tri-s名称，扩展名为vhd，选择芯片类型为EPF10K20TI144-4，保存并进行编译，若编译结果出现0 error，0 warnings则说明编译通过。
4．仿真波形。
点Max+plus II→Waveform editor,出现波形图的设置界面，然后点Node→Enter Nodes from SNF→list,将输入输出端添加到界面，并设置其周期和输入波形，保存后，点Max+plus II→Simulator，即可仿真出输出的波形。
5．设计芯片。
点Max+plus II→Floorplan editor，将Unassigned Nodes & 栏中，电路的输入输出节点标号直接用鼠标“拖到” 想分配的引脚上(enabel:88,datain:89,dataout:12),点Max+plus II→programmer→configuer,然后就可以操作试验箱，观察三态门的工作情况。
四、实验结果实验步骤：1、用VHDL语言来编写程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_s ISPORT(enable,datain:IN STD_LOGIC;dataout:OUT STD_LOGIC);END tri_s;ARCHITECTURE bhv OF tri_s ISBEGINPROCESS (enable,datain)BEGINIF enable='1' THEN dataout<=datain;ELSE dataout<='Z';END IF;END PROCESS;END bhv;2、将上述程序保存为文件名为tri_s.vhd的文件，点击Maxplus里的compiler进行编译，出现如下图，编译成功。
一种基于神经元MOS管的三值动态BiCMOS或门设计[实用新型专利]
![一种基于神经元MOS管的三值动态BiCMOS或门设计[实用新型专利]](https://img.taocdn.com/s3/m/69612b6ad4d8d15abf234e4b.png)
专利名称：一种基于神经元MOS管的三值动态BiCMOS或门设计
专利类型：实用新型专利
发明人：胡晓慧,杭国强,周选昌,杨旸,章丹艳
申请号：CN201320855593.0
申请日：20131220
公开号：CN203645649U
公开日：
20140611
专利内容由知识产权出版社提供
摘要：本实用新型公开了一种基于神经元MOS管的三值动态BiCMOS或门设计，包括高电平实现电路、中间电平实现电路、低电平实现电路；所述高电平实现电路包括nMOS管N1，三输入浮栅nMOS管N2，pnp型三极管Q1；所述中间电平实现电路包括pMOS管P2，npn型三极管Q3；所述低电平实现电路包括pMOS管P1，三输入浮栅nMOS管N3，npn型三极管Q2；所述pMOS管P1和P2的源级接工作电压VDD，栅极分别接CP和漏极分别接N3的漏极和Q3的基极；所述nMOS管N1的源级接地，栅极接漏极接N2的漏极；所述三输入浮栅nMOS管N2和N3的三个输入分别接x、y、GND 和GND；本实用新型的有益效果是：电路具有高集成度、高速、大驱动能力的特点，多值动态多输入浮栅技术又使得电路极大的降低了功耗，且电路工作状态可控。
申请人：浙江大学城市学院
地址：310015 浙江省杭州市湖州街50号
国籍：CN
代理机构：杭州九洲专利事务所有限公司
代理人：张羽振
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三态门实验报告
三态门实验报告三态门实验报告引言：在科学研究中，实验是获取真实数据和验证理论的重要方法之一。
本次实验旨在研究三态门的工作原理和应用。
通过实验，我们能够深入了解三态门的特性，并进一步探究其在现实生活中的应用。
一、实验目的本次实验的目的是通过搭建三态门电路，观察和分析三态门的工作原理，探究其在数字电路中的应用。
二、实验材料和仪器本次实验所需材料和仪器如下：1. 电路板2. 三态门芯片3. 连接线4. 电源5. 开关6. LED灯三、实验步骤1. 将三态门芯片插入电路板中，并用连接线连接芯片和其他元件。
2. 将电源接入电路板，确保电路板正常供电。
3. 通过开关控制输入信号，观察LED灯的亮灭情况。
四、实验结果和分析通过实验观察和数据记录，我们得出以下实验结果和分析：1. 当输入信号为低电平时，LED灯熄灭。
2. 当输入信号为高电平时，LED灯点亮。
3. 当输入信号为无效电平时，LED灯保持上一状态。
根据实验结果，我们可以得出以下结论：三态门是一种数字逻辑门，具有三个输入端和一个输出端。
它的工作原理是根据输入信号的不同状态，输出相应的电平。
当输入信号为低电平时，输出为低电平；当输入信号为高电平时，输出为高电平；当输入信号为无效电平时，输出保持上一状态。
五、三态门的应用三态门在数字电路中有广泛的应用。
以下是一些常见的应用场景：1. 数据总线控制：在计算机系统中，三态门常用于数据总线的控制，实现数据的传输和共享。
2. 内存芯片：三态门可以用于内存芯片的控制线路，实现数据的读取和写入。
3. 多路选择器：三态门可以用于多路选择器的实现，根据输入信号的不同状态，选择不同的输入通路。
4. 缓冲器：三态门可以用作缓冲器，将信号从一个电路传递到另一个电路，保持信号的强度和波形。
六、实验总结通过本次实验，我们深入了解了三态门的工作原理和应用。
三态门作为一种重要的数字逻辑门，在现代电子技术中起着重要的作用。
通过进一步研究和实践，我们可以更好地应用三态门，推动数字电路技术的发展。
三态逻辑与非门基本输出状态及其应用电路解析
三态逻辑与非门基本输出状态及其应用电路解析我们常说三态门，那么三态门到底是什么呢？三态又指的是哪三态呢？别急，接下来我会你具体讲解什么是三态门，以及它的应用电路解析。
什么是三态门?三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路高阻态相当于隔断状态。
三态门都有一个EN控制使能端，来控制门电路的通断。
可以具备这三种状态的器件就叫做三态（门，总线，。
..。
..）。
举例来说：内存里面的一个存储单元，读写控制线处于低电位时，存储单元被打开，可以向里面写入；当处于高电位时，可以读出，但是不读不写，就要用高电阻态，既不是＋5v，也不是0v 计算机里面用1和0表示是，非两种逻辑，但是，有时候，这是不够的，比如说，他不够富有但是他也不一定穷啊，她不漂亮，但也不一定丑啊，处于这两个极端的中间，就用那个既不是＋也不是―的中间态表示，叫做高阻态。
高电平，低电平可以由内部电路拉高和拉低。
而高阻态时引脚对地电阻无穷，此时读引脚电平时可以读到真实的电平值。
高阻态的重要作用就是I/O（输入/输出）口在输入时读入外部电平用.1. 三态门的特点三态输出门又称三态电路。
它与一般门电路不同，它的输出端除了出现高电平、低电平外，还可以出现第三个状态，即高阻态，亦称禁止态，但并不是3个逻辑值电路。
2. 三态逻辑与非门三态逻辑与非门如图Z1123所示。
这个电路实际上是由两个与非门加上一个二极管D2组成。
虚线右半部分是一个带有源泄放电路的与非门，称为数据传输部分，T5管的uI1、uI2称为数据输入端。
而虚线左半部分是状态控制部分，它是个非门，它的输入端C称为控制端，或称许可输入端、使能端。
当C端接低电平时，T4输出一个高电平给T5 ，使虚线右半部分处于工作状态，这样，电。
3三态输出和漏极开路输出的CMOS门电路
(5) 高电平输出电流IOH和低电平输出电流IOL 空载时，VOH≈VDD、VOL≈0
特别禁止输出端直接与电源或地相连
为了保证VOH≥VOH（min）、VOL≤VOL（max），分别规 定了高电平输出电流的最大值IOH（max）和低电平输出 电流的最大值IOL（max）。在74HC系列电路中，当VDD ＝5V时，RON(N)不大于50Ω，而RON(p)在100Ω 以内。
漏极开路输出的CMOS门电路的用途：接成总线结构 只要任何时候C1、C2、C3当中只有一个为1，
就可以在同一条总线上分时传送A´1 、A´2、 A´3信 号。
3.2.4 CMOS电路的静电防护和锁定效应
1. 静电防护
为了防止静电击穿，在CMOS集成电路的每个输入端 都设置了输入保护电路。
2. 锁定效应 当CMOS电路的输入端或输出端出现瞬时高压
三态门电路的应用
（2）、用三态门实现数据双向传输
EN=0
G1高阻、G2工作
数据从总线经G2传输
EN=1 G2高阻、G1工作 数据经G1传输到总线
2. 漏极开路输出的门电路简称OD门
(a)工作时必须外接电源和电阻;
实现逻辑电平的变换：输出高电平等 于外接电源值
(b)与非逻辑不变；
(c) 可以实现线与功能。
Y
A
0V 规定3.3V以上为1 0
3.3V
0
3.3V 0.3V以下为0
1
3.3V
1
BY 00 11 01 11
二极管构成的门电路的缺点
• 电平有偏移 • 带负载能力差
•只用于IC内部电路
3.3.2 双极型的三极管的开关特性
vI=0V时: iB0，iC0，vO＝VCE≈VCC，c、e极之间近似于开路,
CMOS三态门集成电路课程设计
集成电路课程设计前言集成电路在当今社会中发挥着越来越重要的作用。
也越来越成为衡量一个国家高科技技术水平的重要指标。
作为一门重要的课程，集成电路课程设计是电子科学与技术专业要求的实践课程，主要目的是使学生熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础。
提高学生综合运用已掌握的知识，利用相关软件，进行集成电路芯片的能力。
集成电路设计主要包括以下几个方面。
系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。
1.设计需求分析1.1设计内容及其性能指标要求器件名称：CMOS三态门器件要求电路性能指标：（1）输出高电平时，|IOH |≤20μA，VOH，min=5V；（2）输出底电平时，|IOL |≤4mA，VOL，man=0V；（3）输出级充放电时间tr =tf，tpd＜25ns；（4）工作电源5V，常温工作，工作频率fwork =100HZ，最大功耗Pmax＝150mW。
1.2设计指标1.独立完成设计三态门芯片的全过程；2.设计时使用的工艺及设计规则： MOSIS:mhp_n12；3.根据所用的工艺，选取合理的模型库；4.选用以lambda(λ)为单位的设计规则；5.全手工、层次化设计版图；6.达到设计要各项指标要求。
2.设计实现2.1三态门芯片简介所谓三态门（TG）就是一种传输模拟信号的模拟开关。
CMOS三态门门由一个P沟道和一个N沟道增强型MOSFET并联而成，如下图所示。
它的管脚图如图1所示，其逻辑真值表如表1所示：三态门原理图图1 三态门芯片管脚图表1 三态门真值表从图1可以看出三态门芯片是一个反相器与一组互补的增强型场效应管组成，而反相器也可以由一组互补的增强型场效应管构成。
因此，本电路的重点是增强型场效应管的使用。
从真值表我们可以看出EN为使能端。
当其为1时，输出等于输入，当其为0时，输出为高阻态。
2.2电路工作原理TP和TN是结构对称的器件，它们的漏极和源极是可互换的。
数字电路BiCMOS技术
数字电路BiCMOS技术数字电路BiCMOS技术是一种将双极性晶体管（Bipolar）和金属氧化物半导体场效应晶体管（CMOS）结合起来的制造技术。
它充分利用了两种晶体管的优势，并在高速性能和低功耗方面提供了更好的解决方案。
本文将从BiCMOS技术的概念、原理、应用以及优缺点等方面进行探讨。
一、BiCMOS技术概述BiCMOS技术是指将Bipolar和CMOS两种晶体管集成在同一块芯片上，以实现高集成度和优越性能的目标。
BiCMOS技术通过在CMOS上集成bipolar晶体管来克服CMOS器件速度和功率消耗方面的缺点，从而使得集成电路在高速运算和低功耗上能够取得良好的平衡。
BiCMOS技术的工艺流程主要包括CMOS工艺和双极性晶体管工艺两部分。
CMOS工艺主要用于制作CMOS晶体管，而双极性晶体管工艺则用于制作bipolar晶体管。
通过精确且可控的工艺流程，BiCMOS技术能够在同一块芯片上实现两种不同类型晶体管的集成。
二、BiCMOS技术原理BiCMOS技术的原理基于Bipolar和CMOS晶体管之间的互补作用。
CMOS晶体管由P型和N型金属氧化物半导体场效应晶体管组成，它具有低功耗和高噪声抑制能力；而bipolar晶体管由PN结和NPN结组成，具有高电流放大和高频率特性。
通过将这两种晶体管结合在一起，BiCMOS技术实现了高速度和低功耗的优势。
当需要高速操作时，使用bipolar晶体管进行放大和驱动操作；而在不需要高速操作时，使用CMOS晶体管进行低功耗的待机操作。
通过这种组合，BiCMOS技术能够在数字电路的设计中实现高性能和低功耗的要求。
三、BiCMOS技术应用BiCMOS技术在现代集成电路中具有广泛的应用。
由于其高速度和低功耗的特点，BiCMOS技术被广泛应用于数字信号处理器（DSP）、数据通信、网络交换、高速计算机、高性能寄存器以及高速模数转换器等领域。
DSP是BiCMOS技术应用的典型代表。
实验-三态门特性研究和典型应用
2、三态缓冲器实现信号单向三路总线传输
画出用74LS125芯片构成如下逻辑电路图的实验接线图，根 据实验接线图组装三路输入信号经一根总线传送的单向公共总线 逻辑电路，并进行测试分析。
测试分析要求：
①输入信号A和B由数字系统综合实验平台的逻辑电平信 号源提供：其中 A＝0V，B＝5V。输入信号C由综合实验平台 的固定频率时钟源提供：C为0.1MHz方波 。
1片
2. 4三态输出缓冲器74LS125
1片
3. 4异或门74LS86
1片
4. 数字万用表UT56
1台
5. TDS－4数字系统综合实验平台
1台
6. PC机（数字信号显示仪）
1台
7. GOS－6051示波器
1台
芯片引脚图
三、实验内容
1、三态门逻辑特性测试（用表格记录测试数据）
①74LS125三态门的输出负载为74LS00一个与非门输入端。
1000
1001 1010
G2
1011
B3
1100
1101 1110
G3
1111
EN
四、实验预习要求
1. 结合本次实验内容中的三态门负载测试电路图及数 据记录表格，分析该项实验测试的目的。
2.复习三态门的功能、特性和应用三态缓冲器实现单向 总线传输和双向总线传输的逻辑电路。
3.查看74LS125和74LS139芯片的引脚图，画出实现三 路输入信号经一根总线传送的实验接线图。
③ 用数字信号显示仪同时观察和记录三态缓冲器实现信号 单向三路总线传输电路的输入信号A、B、C，三态门的三个控制 信号ENA～ENC和总线输出信号Y。
④根据数字信号显示仪显示出的输入信号、控制信号和输 出信号，详细分析总结单向三路总线传输电路的“总线”结构 原理、工作特点以及工作注意事项。
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３．３ ＭＯＳ 器件衬底偏置要点
提高所设计的 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门的速度性能， 还受到三态门的负载电容（即高速数字信息系统 中行线、列线或数据线分布电容和杂散电容）的 限制。为了减小这些电容，也为了保证 Ｍ Ｏ Ｓ 器件 的可靠绝缘和隔离，制备芯片时应使 Ｎ Ｍ Ｏ Ｓ 器件 衬底工作于负电位（为图示清晰，图 ２ ￣ ４ 中 Ｍ Ｏ Ｓ 器 件 衬 底 偏 置 连 线 均 未 画 出 ）。 这 一 负 偏 压 可 由
输入 ｕ 信号 ｉ
× Ｌ Ｈ
输出 ｕ
信号 Ｏ
高阻状态 Ｌ Ｈ
２．３ 利用附加管构成的 ＢｉＣＭＯＳ 三态反相器 图 ３ 是利用附加管构成的 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态反相
器，图中 Ｖ Ｐ ２ 、Ｖ Ｎ ４ 为附加管，该门电路通过一
图 １ 几种设计时有用的ＣＭＯＳ门电路
２．２ 采用 ＣＭＯＳ 或非门和钳位电路的 ＢｉＣＭＯＳ 三 态缓冲／驱动器
Ａ ｂ ｓ ｔ ｒ ａ ｃ ｔ ： Ａ ｎｕｍｂｅｒ ｏｆ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｌｏｇｉｃ ｇａｔｅｓ ａｒｅ ｄｅｓｉｇｎｅｄ， ａｎｄ ｓｏｍｅ ｍａｉｎ ｉｄｅａｓ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ ｄｅｓｉｇｎｅｄ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｌｏｇｉｃ ｇａｔｅｓ ｕｓｉｎｇ ａｄｖａｎｃｅｄ ０．５μｍ ｐｒｏｃｅｓｓ ａｎｄ ｔｅｃｈｎｏｌ－ ｏｇｙ ａｒｅ ａｌｓｏ ｐｒｏｐｏｓｅｄ ｉｎ ｔｈｉｓ ｐａｐｅｒ． ＰＳｐｉｃｅ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ｓｈｏｗｓ ｔｈａｔ ｔｈｅ ｄｅｓｉｇｎｅｄ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｃａｎ ｎｏｔ ｏｎｌｙ ｃｏｎｆｉｒｍ ｔｈｅ ｌｏｗ ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ ａｎｄ ｈｉｇｈ ｉｎｔｅｇｒｉｔｙ ｏｆ ＣＭＯＳ ｐａｒｔ， ｂｕｔ ａｌｓｏ ｏｂｔａｉｎ ｔｈｅ ａｄｖａｎｔａｇｅｓ ｏｆ ｈｉｇｈ－ｓｐｅｅｄ ａｎｄ ｌａｒｇｅ ｄｒｉｖｉｎｇ ａｂｉｌｉｔｙ ｏｆ ｂｉｐｏｌａｒ ｐａｒｔ， ｓｏ ｔｈａｔ ｔｈｅｓｅ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｌｏｇｉｃ ｇａｔｅｓ ａｒｅ ｖｅｒｙ ｓｕｉｔａｂｌｅ ｆｏｒ ｈｉｇｈ－ｓｐｅｅｄ ｄｉｇｉｔａｌ ｉｎｆｏｒｍａｔｉｏｎ ｓｙｓｔｅｍ ａｎｄ ｏｔｈｅｒ ｈａｎｄ－ｈｏｌｄ ｄｉｇｉｔａｌ ｅｑｕｉｐｍｅｎｔｓ．
２．４ 利用 ＣＭＯＳ ＴＧ 门构成的 ＢｉＣＭＯＳ 三态与非 门
微机数据总线中用到大量的三态与非门，为 此特设计出利用 ＣＭＯＳ ＴＧ 门构成的 ＢｉＣＭＯＳ 三态 与非门，如图 ４ 所示。
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ Ｖｏｌ． ２７Ｎｏ． ８ 51
设计与开发
52 半导体技术第２７ 卷第 ８ 期
二 Ｏ Ｏ 二年八月
设计与开发
芯片内部的振荡器产生，制备芯片时可将振荡器 输出电压通过一些 ｐ ｎ 结耦合到 Ｎ Ｍ Ｏ Ｓ 器件的衬
底。也可省掉振荡器，直接将 Ｎ Ｍ Ｏ Ｓ 器件的衬底 接到 Ｖ 。而在图 ２ ～４ 中，Ｐ Ｍ Ｏ Ｓ 器件衬底均应
ＳＳ
连接到电源电压 Ｖ 上［６ ～９ ］ 。 ＤＤ 表 ３ 列出了本文所设计的 ＢｉＣＭＯＳ 三态输出门
３．１ 制备工艺流程及Ｂｉｐｏｌａｒ器件的制作 在外延双阱 ＣＭＯＳ 工艺的基础上，制作 Ｂｉｐｏ－
ｌａｒ 器件。在 ｎ 阱内增加了 ｎ＋ 埋层和集电极接触深 ｎ＋ 注入，以减少Ｂｉｐｏｌａｒ 器件的集电极串联电阻阻 值，降低饱和管压降，提高输出逻辑摆幅；用 ｐ ＋ 区（或 ｎ＋ 区）注入制作基区；发射区采取多晶硅 掺杂形式，与 Ｍ Ｏ Ｓ 器件的栅区掺杂形式一致，制 作出多晶硅 Ｂｉｐｏｌａｒ 器件。因此高速 ＢｉＣＭＯＳ 三态 门的制备工艺原则上不需要增加其它重要的工序。 ３．２ 双阱 ＣＭＯＳ 工艺技术要点 ３．２．１ 双阱ＣＭＯＳ工艺的原始材料
致积累过多，用此抗饱和措施来提高下拉速度［３］。
该三态门的工作情况可列于表 ２ 之中。由表可知，
它是一种 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态与非门电路。
表 ２ 图 ４ 两输入端 ＢｉＣＭＯＳ 三态与非门工作情况使 Nhomakorabea端 Ｅ Ｎ
ｕ
ｉ１
Ｌ
×
Ｌ
Ｌ
Ｈ
Ｈ
Ｈ
ｕ
ｕ
ｉ２
ｏ
× 高阻态
Ｌ
Ｈ
Ｈ
Ｈ
Ｌ
Ｈ
Ｈ
Ｌ
３ ＢｉＣＭＯＳ三态输出门的技术要点 和 器 件 参 数
制作 Ｍ Ｏ Ｓ 器件时采用硅栅自对准（在栅下 源、漏区极少扩展）工艺，使栅 － 源和漏扩散区 的重叠区大大减小，栅 － 源及栅 － 漏交叠电容也相 应地大为减小。这样就有利于硅栅双阱 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门工作速度的提高。此外，硅栅自对准工艺 也可明显减小设计同样沟长的 Ｍ Ｏ Ｓ 器件所需要的 版图尺寸，因而芯片的集成密度得到了提高（大 约 提 高 ３ ０ ％ ）［ ５ ，６ ］ 。 ３．２．４ 高电阻率ｐ型硅衬垫有利于提高工作速度
双阱 Ｃ Ｍ Ｏ Ｓ 工艺的原始材料是以 ｐ ＋ 为衬垫的 轻掺杂外延层，也可以是绝缘膜上硅（Ｓ Ｏ Ｉ ）基 片。外延层或硅薄膜的浓度和厚度可控，杂质分 布均匀，双阱 Ｃ Ｍ Ｏ Ｓ 工艺参数可分别优化，于是 Ｍ Ｏ Ｓ 器件的阈值电压、体迁移率和跨导等参数均 可分别优选，从而有利于抑制 Ｍ Ｏ Ｓ 器件的闩锁效 应，使所制备的 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门获得更佳的直流 和瞬态特性。当然，做在 Ｓ Ｏ Ｉ 基片上的 Ｃ Ｍ Ｏ Ｓ 部 分的性能由于 ＳＯＩ 工艺特点而变得更加优越。 ３．２．２ 利用杂质离子注入降低ＭＯＳ器件阈值电压
６
ＢＥ
保证此 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门在低压、高速下运行。另
外，Ｖ Ｔ 的管压降应尽量做小，以减少输出摆幅 ５
损失［１］。此 ＢｉＣＭＯＳ 三态门的工作原理见表 １。由
表可见它是一种 ＢｉＣＭＯＳ 三态缓冲 ／ 驱动器。
表 １ 图 ２ ＢｉＣＭＯＳ 三态缓冲器工作情况
使能 信号 Ｅ Ｎ
Ｈ Ｌ
＊ 江苏省教育厅自然科学研究基金项目、江 苏 大 学２ ０ ０ １ 年青年基金项目和徐州建筑职业技术学院科研项目资助
与高速、低功耗与较大驱动能力之间的矛盾［１￣３］。 以往所用的三态门大都为 Ｔ Ｔ Ｌ 产品，其电源电压 固定为 ５Ｖ，致使 ＬＳＩ 和 ＶＬＳＩ 芯片功耗下不来，而 芯片集成度也高不上去。因此有必要研发 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门电路。
Ｋ ｅ ｙ ｗｏｒｄｓ： ｄｉｇｉｔａｌ ｉｎｆｏｒｍａｔｉｏｎ ｓｙｓｔｅｍ； ＢｉＣＭＯＳ； ｔｒｉｓｔａｔｅ ｌｏｇｉｃａｌ ｇａｔｅ
１ 引言
在数字信息时代，对数字信号处理器 （Ｄ Ｓ Ｐ ）和便携式数字设备中的微处理器、
Ｃ Ｐ Ｕ 、Ｐ Ｌ Ｄ 和存储器芯片等，在性能上提出了低 电源电压、快速、低功耗和高集成度的应用要 求。经过分析、比较国内外大量的相关文献资料 发现同时满足这些性能要求的解决方案是研发 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 数字逻辑电路。它可以较好地解决低压
图 ４ 用 ＣＭＯＳ 传输门构成的两输入端 ＢｉＣＭＯＳ 三态与非门
图 ４ 中 ＴＧ 门采用图 １（ｃ）所示的 ＣＭＯＳ ＴＧ 门，
其余部分为两输入端 ＢｉＣＭＯＳ 与非门，该 ＢｉＣＭＯＳ
与非门中用了 ｐ ｎ ｐ 型 Ｂ Ｊ Ｔ 器件 Ｖ Ｔ 、Ｖ Ｔ 在上拉
１３
１４
期间陷获电荷，使输出级 ＢＪＴ ＶＴ 的基区电荷不 １５
在 ＰＭＯＳ 器件的沟道区通过硼离子注入调节， 降低其阈值电压；制作 Ｎ Ｍ Ｏ Ｓ 器件沟道区时注入 磷离子，不仅可使 Ｎ Ｍ Ｏ Ｓ 器件的阈值电压分散性 大为减小，而且还可减小 ｎ 阱同 ｐ 型衬垫的掺杂浓 度比值。这一技术意味着 ｎ 阱区掺杂浓度可以降 低，因而 Ｎ Ｍ Ｏ Ｓ 器件的阈值电压大为减小，结果 使 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门可在低电源电压（＜ ２ ． ２ Ｖ ）下 工作。 ３．２．３ 用硅栅自对准工艺，减小交叠电容
设计与开发
ＢｉＣＭＯＳ 三态输出门电路的 设计、制备及应用＊
成立 １ ，李彦旭 １ ，董素玲 ２ ，汪洋 １ ，唐平 １
（１ 江苏大学电气与信息工程学院，江苏 镇江，２ １ ２ ０ １ ３ ； ２ 徐州建筑职业技术学院机电工程系，江苏 徐州，２ ２ １ ０ ０ ８ ）
摘要：设计了几种 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态输出门电路，提出了采用先进的 ０ ． ５µ ｍ Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 工艺，制备所设 计 的 三 态 输 出 门 的 技 术 要 点 和 器 件 参 数 ， 并 分 析 了 它 们 既 具 有 双 极 型 （ Ｂ ｉ ｐ ｏ ｌ ａ ｒ ） 门 电 路 快 速 、大 电 流 驱 动能力，又具备 Ｃ Ｍ Ｏ Ｓ 逻辑门低压、低功耗和高集成度的特性，因而它们特别适用于高速缓冲数字信息 系统和其它便携式数字设备中。
Ｃ Ｍ Ｏ Ｓ 电路功耗极低，静态电压传输特性较佳［４］，
所以在设计 Ｂ ｉ Ｃ Ｍ Ｏ Ｓ 三态门时，用它们作为使能
信号的传输或控制门。
器和 Ｃ Ｍ Ｏ Ｓ 或非门（图 １ （ａ ））所构成。采用
钳位电路的目的是将推挽输出级中双极型器件
（Ｂ Ｊ Ｔ ）Ｖ Ｔ 的基极电位钳制在 Ｕ ≈ ０ ． ７ Ｖ ，以
关键词：数字信息系统；双极互补金属氧化物半导体；三态输出门电路 中图分类号：ＴＮ４３３ 文献标识码：Ａ 文章编号：１００３－３５３Ｘ（２００２）０８－００５０－０５
Ｄｅｓｉｇｎ， ｆａｂｒｉｃａｔｉｏｎ ａｎｄ ａｐｐｌｉｃａｔｉｏｎ ｏｆ ＢｉＣＭＯＳ ｔｒｉｓｔａｔｅ ｌｏｇｉｃ ｇａｔｅｓ