第6章 组合逻辑设计实践
组合逻辑电路实验报告
组合逻辑电路实验报告实验目的：本实验旨在通过实际操作，加深对组合逻辑电路的理解，掌握组合逻辑电路的设计与实现方法，提高实际动手能力和解决问题的能力。
实验原理：组合逻辑电路是由多个逻辑门组成的电路，其输出仅取决于当前输入的状态，与前一状态或时间无关。
常见的组合逻辑电路包括加法器、减法器、译码器、编码器等。
在实验中，我们将重点研究加法器和译码器的设计与实现。
实验内容：1. 加法器的设计与实现。
首先，我们将学习并掌握半加器和全加器的设计原理，然后利用逻辑门实现半加器和全加器电路。
通过实际搭建电路并进行测试，我们将验证加法器的正确性和稳定性。
2. 译码器的设计与实现。
其次，我们将学习译码器的工作原理和应用场景，并利用逻辑门实现译码器电路。
通过实际操作，我们将验证译码器的功能和性能，并探讨其在数字系统中的应用。
实验步骤：1. 硬件搭建。
根据实验要求，准备所需的逻辑门芯片、连接线、示波器等硬件设备，按照电路图进行搭建。
2. 逻辑设计。
根据实验要求，进行逻辑设计，确定逻辑门的连接方式和输入输出关系。
3. 电路测试。
将输入信号输入到电路中，观察输出信号的变化，记录并分析测试结果。
4. 数据处理。
对测试结果进行数据处理和分析，验证电路的正确性和稳定性。
实验结果与分析：经过实验操作和数据处理，我们成功设计并实现了加法器和译码器电路。
通过测试，我们验证了电路的正确性和稳定性，加深了对组合逻辑电路的理解和掌握。
实验总结：通过本次实验，我们进一步加深了对组合逻辑电路的理解，掌握了加法器和译码器的设计与实现方法，提高了实际动手能力和解决问题的能力。
同时，也发现了实验中存在的问题和不足之处，为今后的学习和实践提供了宝贵的经验和教训。
实验改进：在今后的实验中，我们将进一步完善实验方案，加强实验前的理论学习和准备工作，提高实验操作的规范性和准确性，以及加强实验结果的分析和总结，不断提升实验质量和效果。
结语：通过本次实验，我们深刻认识到了组合逻辑电路在数字系统中的重要性和应用价值，也认识到了实验操作的重要性和必要性。
组合逻辑电路实验报告
组合逻辑电路实验报告引言：组合逻辑电路是数字电路的重要组成部分，广泛应用于计算机、通信等领域。
本实验旨在通过设计和实现一个基本的组合逻辑电路，加深对数字电路的理解，同时掌握实验的步骤和方法。
一、实验目的本次实验的主要目的是设计并实现一个4位二进制加法器，通过对二进制数进行加法运算，验证组合逻辑电路的正确性。
二、实验原理1. 二进制加法二进制加法是指对两个二进制数进行相加的运算。
在这个过程中，我们需要考虑进位问题。
例如，对于两个4位二进制数A和B，加法的规则如下：- 当A和B的对应位都是0时，结果位为0；- 当A和B的对应位有一个位是1时，结果位为1；- 当A和B的对应位都是1时，结果位为0，并需要将进位加到它们的下一位。
2. 组合逻辑电路组合逻辑电路是由多个逻辑门组成的电路，根据输入信号的组合条件决定输出信号的状态。
在本实验中，我们将使用与门、或门、非门等基本逻辑门设计加法器电路。
三、实验步骤1. 设计电路根据二进制加法的原理，我们可以通过组合逻辑电路来实现一个4位二进制加法器。
设计原理如下：- 使用四个与门分别对应四个位的相加；- 使用四个异或门进行无进位相加；- 使用一个或门将各位相加后的进位输出；- 最后将四个位的和和进位进行合并得到最终结果。
2. 搭建电路实验装置根据设计步骤，将与门、异或门、或门等集成电路以及电阻、导线等连接在面包板上，搭建出电路实验装置。
3. 验证电路正确性输入两个4位的二进制数A和B，并将结果与预期结果进行对比，验证电路的正确性。
重复进行多组实验，确保电路的可靠性和稳定性。
四、实验结果与分析通过多次实验，我们得到了实验结果。
将结果与预期结果进行对比，并计算误差，可以得出结论。
在实验中，我们还观察到了实验结果的稳定性和可靠性，并对实验结果的波形进行了分析。
五、实验总结通过本次实验，我们了解了组合逻辑电路的基本原理和设计方法，并通过设计和搭建4位二进制加法器电路，实践了电路设计的过程。
组合逻辑电路设计与实现
组合逻辑电路设计与实现第一章：概述组合逻辑电路是一种基本的数字电路，它由基本逻辑门组成，能够实现各种逻辑函数。
本文将介绍组合逻辑电路的设计原理和实现方法。
第二章：逻辑门逻辑门是实现逻辑函数的基本模块，它可以实现与、或、非等基本逻辑运算。
在组合逻辑电路中，常见的逻辑门有与门、或门、非门、异或门等。
逻辑门的输入是布尔类型的信号，输出也是布尔类型的信号。
逻辑门可以通过电子元器件或程序实现。
第三章：逻辑电路设计逻辑电路设计包括逻辑函数的表达式和逻辑电路的拓扑结构。
在逻辑函数的表达式中，可以使用逻辑运算符、布尔型变量和常量。
逻辑电路的拓扑结构由逻辑门和电子元器件连接而成，可以实现不同的逻辑函数。
逻辑电路设计的关键是确定逻辑函数的表达式和实现方法。
对于较为简单的逻辑函数，可以采用真值表的方法确定其表达式。
对于较为复杂的逻辑函数，可以采用卡诺图法来简化表达式，进而优化电路设计。
第四章：逻辑电路实现逻辑电路的实现可以采用电子元器件或程序实现。
电子元器件包括逻辑门集成电路、比较器、多路选择器等。
在数字电路中，逻辑门集成电路是最常见的元器件，它包含多种逻辑门，可以实现多种逻辑函数。
逻辑电路的程序实现可以使用可编程逻辑器件（PLD）或程序控制器。
PLD是一种可编程逻辑电路，可以实现逻辑函数的编程控制。
程序控制器则是一种程序控制器，可以实现逻辑函数的编程控制和状态转换。
第五章：逻辑电路的测试逻辑电路的测试是保证电路功能正确的关键步骤，它可以通过仿真和实际测试两种方法来进行。
仿真测试是通过计算机仿真软件进行的，可以通过输入电路测试用例，观察输出结果是否正确来验证电路的正确性。
实际测试则是通过实际电路测试设备进行的，在保证电路安全的情况下，对电路进行实际测试，验证电路的正确性。
第六章：应用实例组合逻辑电路在实际应用中广泛存在，其中较为常见的应用包括：计算机内存、矩阵键盘、计数器、状态机等。
通过对组合逻辑电路的应用实例进行学习，可以更好地理解组合逻辑电路的设计和实现方法。
组合逻辑电路分析与设计实验报告
组合逻辑电路分析与设计实验报告一、实验目的：1. 掌握逻辑设计基本方法2. 能够自己设计简单逻辑电路，并能用VHDL描述3. 理解输出波形和逻辑电路功能之间的关系二、实验设备与器材：1. 实验箱一套（含数字信号发生器、逻辑分析仪等测量设备）2. 电缆若干三、实验原理：组合逻辑电路是指由与或非门等基本逻辑门或它们的数字组合所构成的电路。
对于组合逻辑电路而言，不需要任何时钟信号控制，它的输出不仅能直接受到输入信号的影响，同时还与其输入信号的时序有关，输入信号的任何改变都可能导致输出信号的变化，因此组合逻辑电路的输出总是与它的输入存在着一个确定的逻辑关系。
本实验通过学习与实践，让学生从具体的组合逻辑电路出发，逐步掌握数字逻辑电路设计技术，了解逻辑电路的设计过程，掌握用组合逻辑门件构成数字系统的方法，提高学生设计和分析组合逻辑电路的能力。
四、实验内容及步骤：本实验的基本内容是设计一个可以进行任意二进制数求和的组合逻辑电路，并用VHDL 语言描述该电路。
其主要步骤如下：1. 设计电路的逻辑功能，确定电路所需基本逻辑门电路元件的类型和数量。
2. 画出电路的逻辑图并进行逻辑延迟估算。
3. 利用VHDL语言描述电路功能，并利用仿真软件验证电路设计是否正确。
4. 利用实验箱中的数字信号发生器和逻辑分析仪验证电路设计是否正确。
五、实验结果与分析：我们首先设计了一个可以进行单位位的二进制数求和的电路，即输入两个1位二进制数和一个进位信号，输出一个1位二进制数和一个进位信号。
注意到，当输入的两个二进制数为同等真值时，输出的结果即为原始输入中的异或结果。
当输入的两个二进制数不同时，输出需要加上当前进行计算的进位，同时更新输出进位信号的取值。
我们继续将此电路扩展到多位数的情况。
假设输入两个n位的二进制数a和b，我们需要得到一个(n+1)位的二进制数c，使得c=a+b。
我们需要迭代地对每一位进行计算，并在计算每一位时将其前一位的进位值也列入计算中。
组合逻辑电路的设计实验总结
组合逻辑电路的设计实验总结
随着现代电子技术的不断发展，组合逻辑电路在数字电路中发挥
着越来越重要的作用。
为了更好地掌握和应用组合逻辑电路，我们在
实验中学习了组合逻辑电路的设计方法和原理。
在组合逻辑电路设计实验中，我们首先学习了数字电路的基本单元——门电路。
门电路由多个晶体管、二极管等电子元器件组成，可
以实现逻辑操作，如与、或、非等。
在此基础上，我们学习了组合逻
辑电路的设计基本步骤：确定问题的逻辑关系、画出逻辑图、化简逻
辑表达式、选择适当的门电路、进行逻辑电路的布局和连线。
在实验中，我们通过具体例子，掌握了化简逻辑表达式的方法和
技巧，如卡诺图法、真值表法等。
同时，我们还学习了常用的门电路，如与门(AND)、或门(OR)、非门(NOT)、异或门(XOR)等，以及它们之间
的组合和级联。
通过实验，我们深入理解了门电路的工作原理和使用
方法，掌握了逻辑电路的设计和实现技能。
在实验中，我们充分发挥了团队合作和创新思维的能力，不断探
索和尝试新的电路连接方式，实现了一些有趣的逻辑电路设计，如时
序电路、计数器、比较器等。
这些设计不仅锻炼了我们的创新能力，
也加深了我们对数字电路的理解。
总之，组合逻辑电路的设计实验是一次十分重要和有益的学习经历。
通过实践掌握了电路设计的思维方法和技能，同时也提高了我们
的团队合作和创新思维能力。
在今后的研究和实践中，我们将继续深
入学习和应用组合逻辑电路，不断提高自己的学习成果，为数字电路的发展做出更大的贡献。
数字设计第6章组合逻辑设计实践2PPT课件
课件
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目 录
• 引言 • 组合逻辑设计基础 • 组合逻辑电路设计 • 实践项目：设计一个4位全加器 • 常见问题与解决方案 • 总结与展望
01 引言
课程背景
01
数字设计是计算机科学与工程学 科的重要分支，组合逻辑设计是 数字设计中的基础内容之一。
卡诺图化简的方法
通过圈1、圈0、消去律、合并律等规则，将复杂的逻辑函数化简为简单的形式。
03
组合逻辑电路设计
编码器
总结词
将输入信号转换为二进制码的电路
详细描述
编码器是一种组合逻辑电路，它将输入信号转换为相应的二进制码。根据输入信号的数量，编码器可以分为二进 制编码器和多进制编码器。在二进制编码器中，每个输入信号对应一个二进制位输出，而在多进制编码器中，多 个输入信号对应一个二进制位输出。
确。
仿真结果分析
分析仿真结果，验证全 加器的功能是否符合预
期。
05
常见问题与解决方案
门电路的功耗问题
总结词
门电路的功耗问题在组合逻辑设计中是一个常见问题，它涉及到电路的能量消耗和效率。
详细描述
随着门电路规模的不断增大，功耗问题变得越来越突出。这主要是由于门电路中的晶体管在开关过程中会消 耗大量能量。为了解决这个问题，可以采用低功耗设计技术，如动态逻辑和低功耗门电路等。动态逻辑通过 只在必要时才激活晶体管来降低功耗，而低功耗门电路则通过优化晶体管的结构和连接方式来降低功耗。
06
总结与展望
本章内容回顾
组合逻辑设计的基本概念
回顾了组合逻辑设计的定义、原理和 应用领域，以及其在数字系统中的重 要性。
组合逻辑电路的实现
组合逻辑实验报告
组合逻辑实验报告组合逻辑实验报告引言：组合逻辑是数字电路中的一种重要类型，它由一系列逻辑门组成，能够根据输入信号的组合产生输出信号。
在本次实验中，我们将学习和掌握组合逻辑的基本原理和实验方法。
实验目的：1. 了解组合逻辑的基本概念和原理；2. 掌握组合逻辑电路的设计和实现方法；3. 学习使用逻辑门芯片进行组合逻辑电路的搭建；4. 通过实验验证组合逻辑电路的正确性和稳定性。
实验设备和材料：1. 逻辑门芯片（如与门、或门、非门等）；2. 连线器；3. 示波器；4. 电源；5. 电阻、电容等元器件。
实验步骤：1. 实验前准备：检查实验设备和材料是否齐全，并确保电源接线正确；2. 实验电路设计：根据实验要求和给定条件，设计组合逻辑电路的逻辑功能和连接方式；3. 电路搭建：根据设计图纸，使用逻辑门芯片和连线器搭建组合逻辑电路；4. 电路调试：将输入信号接入电路，观察输出信号的变化，并通过示波器等设备进行波形分析；5. 实验结果记录：记录实验过程中的关键数据和观察结果，绘制实验电路图；6. 实验分析和讨论：对实验结果进行分析和讨论，验证电路的正确性和稳定性；7. 实验总结：总结本次实验的收获和经验，提出改进意见。
实验结果：通过实验，我们成功搭建了多个组合逻辑电路，并验证了其正确性和稳定性。
在实验过程中，我们观察到输入信号的变化对输出信号的影响，通过波形分析，我们可以清晰地看到逻辑门芯片的工作原理和逻辑功能。
此外，我们还发现了一些电路中可能存在的问题，并通过调试和改进来解决。
实验分析和讨论：在本次实验中，我们学习了组合逻辑的基本原理和实验方法。
通过实验，我们深入理解了逻辑门芯片的工作原理和逻辑功能。
在实验过程中，我们也遇到了一些问题，如电路连接错误、逻辑门芯片损坏等，但通过仔细检查和调试，我们成功解决了这些问题。
此外，我们还注意到组合逻辑电路的设计和搭建需要一定的经验和技巧，需要仔细思考和分析逻辑功能，合理选择逻辑门芯片和连接方式。
组合逻辑电路设计实验报告
组合逻辑电路设计实验报告一、实验目的。
本实验旨在通过设计和实现组合逻辑电路，加深学生对组合逻辑电路原理的理解，提高学生的动手能力和实际应用能力。
二、实验内容。
1. 学习组合逻辑电路的基本原理和设计方法；2. 设计和实现一个简单的组合逻辑电路；3. 进行实际电路的调试和测试；4. 编写实验报告，总结实验过程和结果。
三、实验原理。
组合逻辑电路是由多个逻辑门组成的电路，其输出仅依赖于输入信号的组合。
常见的组合逻辑电路包括加法器、译码器、多路选择器等。
在设计组合逻辑电路时，需要根据具体的逻辑功能，选择适当的逻辑门并进行连接，以实现所需的逻辑运算。
四、实验步骤。
1. 确定所需的逻辑功能，并进行逻辑门的选择；2. 根据逻辑功能，进行逻辑门的连接设计；3. 利用数字集成电路芯片，进行实际电路的搭建；4. 进行电路的调试和测试，验证电路的正确性和稳定性；5. 编写实验报告，总结实验过程和结果。
五、实验结果。
经过设计和实现，我们成功搭建了一个4位全加器电路，并进行了测试。
在输入A=1101，B=1011的情况下，得到了正确的输出结果S=11000，C=1。
实验结果表明，我们设计的组合逻辑电路能够正确地实现加法运算，并且具有较高的稳定性和可靠性。
六、实验总结。
通过本次实验，我们深入了解了组合逻辑电路的设计原理和实现方法，提高了我们的动手能力和实际应用能力。
同时，我们也意识到了在实际搭建电路时需要注意的细节问题，如电路连接的稳定性、输入信号的干扰等。
这些经验对我们今后的学习和工作都将具有重要的指导意义。
七、实验感想。
通过本次实验，我们不仅学到了理论知识，还提高了实际操作能力。
在今后的学习和工作中，我们将更加注重理论与实践相结合，不断提升自己的综合能力。
同时，我们也希望能够将所学知识应用到实际中，为社会做出更大的贡献。
八、参考文献。
[1] 《数字逻辑电路与系统设计》，张三，电子工业出版社，2018年。
[2] 《数字集成电路设计》，李四，清华大学出版社，2019年。
组合逻辑电路的设计实验报告
组合逻辑电路的设计实验报告本实验旨在通过设计和实现组合逻辑电路，加深对数字电路原理的理解，提高实际动手能力和解决问题的能力。
1. 实验目的。
本实验的主要目的是：1）掌握组合逻辑电路的设计原理和方法；2）了解组合逻辑电路的实际应用；3）培养实际动手能力和解决问题的能力。
2. 实验原理。
组合逻辑电路由多个逻辑门组成，根据输入信号的不同组合产生不同的输出信号。
常见的组合逻辑电路包括加法器、减法器、译码器、编码器等。
在本实验中，我们将重点学习和设计加法器和译码器。
3. 实验内容。
3.1 加法器的设计。
加法器是一种常见的组合逻辑电路，用于实现数字的加法运算。
我们将学习半加器和全加器的设计原理，并通过实际电路进行实现和验证。
3.2 译码器的设计。
译码器是将输入的数字信号转换为特定的输出信号的组合逻辑电路。
我们将学习译码器的工作原理和设计方法，设计并实现一个4-16译码器电路。
4. 实验步骤。
4.1 加法器的设计步骤。
1）了解半加器和全加器的原理和真值表；2）根据真值表，设计半加器和全加器的逻辑表达式；3）根据逻辑表达式，画出半加器和全加器的逻辑电路图；4）使用逻辑门集成电路，搭建半加器和全加器的电路；5）验证半加器和全加器的功能和正确性。
4.2 译码器的设计步骤。
1）了解译码器的原理和功能；2）根据输入和输出的关系，设计译码器的真值表；3）根据真值表，推导译码器的逻辑表达式；4）画出译码器的逻辑电路图；5）使用逻辑门集成电路，搭建译码器的电路；6）验证译码器的功能和正确性。
5. 实验结果与分析。
通过实验，我们成功设计并实现了半加器、全加器和译码器的电路。
经过验证，这些电路均能正常工作，并能正确输出预期的结果。
实验结果表明，我们掌握了组合逻辑电路的设计原理和方法，提高了实际动手能力和解决问题的能力。
6. 实验总结。
通过本次实验，我们深入学习了组合逻辑电路的设计原理和方法，掌握了加法器和译码器的设计和实现技术。
组合逻辑电路设计实验报告
组合逻辑电路设计实验报告一、实验目的1、掌握组合逻辑电路的设计方法。
2、学会使用逻辑门实现给定的逻辑功能。
3、熟悉数字电路实验箱的使用方法。
二、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS00（四 2 输入与非门）、74LS04（六反相器）、74LS10（三 3 输入与非门）、74LS20（双 4 输入与非门）等。
3、导线若干三、实验原理组合逻辑电路是指在任何时刻，输出状态只取决于同一时刻输入信号的组合，而与电路以前的状态无关。
组合逻辑电路的设计可以通过真值表、逻辑表达式、逻辑图等步骤来完成。
首先，根据给定的逻辑问题，列出真值表。
然后，根据真值表写出逻辑表达式，并进行化简。
最后，根据化简后的逻辑表达式画出逻辑图，选择合适的芯片在实验箱上进行连接和测试。
四、实验内容1、设计一个半加器半加器有两个输入 A 和 B，两个输出 S（和）和 C（进位）。
列出真值表：｜ A ｜ B ｜ S ｜ C ｜｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜｜ 1 ｜ 1 ｜ 0 ｜ 1 ｜写出逻辑表达式：S ＝ A⊕B，C ＝ AB画出逻辑图：使用一个异或门（74LS86）和一个与门（74LS08）实现。
2、设计一个全加器全加器有三个输入 A、B 和 Cin（低位进位），两个输出 S（和）和 Cout（进位）。
列出真值表：｜ A ｜ B ｜ Cin ｜ S ｜ Cout ｜｜｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜｜ 0 ｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜ 1 ｜｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜ 1 ｜ 1 ｜ 1 ｜写出逻辑表达式：S ＝ A⊕B⊕Cin，Cout ＝ AB ＋（A⊕B)Cin 画出逻辑图：使用两个异或门（74LS86）、两个与门（74LS08）和一个或门（74LS32）实现。
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Grasp the function of MSIs in this chapter. knowing the decoder and Multiplexer’s internal structure, and using them with necessary gates to implement a set of logic function. Be able to analyze and synthesis combinational circuit with MSIs.
DATA
chapter 6
6
6.3 Combinational PLDs
1. Programmable logic arrays (PLA) two level “AND—OR”device. Can be programmed to implement any sum-ofproducts logic expression. An n×m PLA with p product terms: n—inputs m—outputs p—product terms
13.8.1
chapter 6
3
2. Active levels for pins
EN EN start Din Dout Dout Inversion bubble EN_L start_L Din EN start flg flg flg
Active hign
start Din
Active low
13.8.1
chapter 6
21
Exp：a 4-16 decoder
Inputs: 4-bit N3、N2、N1、N0。 Outputs: 16-bit DEC15_L~DEC0_L Need 2 pieces of 3-8 decoders.
N3 N2 N1 N0
N3 N2 N1 N0
0000 0001
13.8.1
chapter 6
2
6.1 Documentation Standard
1. Signal Names and Active Levels • Most signals (signal name) have active level.
• •
active high active low
•
26
13.8.1
8 chapter BCD TO 7SEG 6
VCC
CK
GND
U2
U1
5 1 2 4
3
R1 R6 R7 R8 R9 R10 R11
OA OB OC OD OE OF OG
11 10 9 8 6 13 12
A B C D E F G H
A B C D
BI
74LS49
13.8.1
chapter 6
flg_L Dout
Dout
Din
13.8.1
chapter 6
4
Exp2：a clock gating circuit, if ①EN=1 (active high), clock signal can be transferred ②EN=0 (active low), clock signal can be transferred
when EN=1， Yi_L=mi‟ =Mi
How to implement canonical sum
add an NAND gate to the decoder‟s output.
B A
2 3 1
Exp: (1) F=∑AB（0、3）
F=A‟·B‟+A·B
Enable asserted☺
How to construct a 4-16、5-32 ……decoder？ use multiple 2-4 or 3-8 decoders to cascade. PS.： ① confirm the number of decoders according to the input and output bits. ② only one chip works when a binary code data input
Y0_L ~Y7_L
Yi_L=（EN· i）’ m
13.8.1
chapter 6
16
EN
lsb
msb
13.8.1
chapter 6
17
2. implement canonical sum with decoder ☆
review：canonical sum Decoder output：Yi_L=(EN·mi)‟
27
5、BCD decoder（二—十进制译码器）
Y0
……
Output: 1-out-of 10 code
74HC42 7442
Chapter 6 Combinational Logic Design Practices
MSI building blocks are the important element of combinational circuits.
13.8.1
1
Emphasis of this chapter
13.8.1
chapter 6
7
4×3 with 6 product terms
AND array
OR array
13.8.1
chapter 6
8
13.8.1
chapter 6
9
2. Programmable Array Logic Devices
Fixed OR array，programmable AND array Bidirectional input/output pins，熔丝型 PAL16L8， Output enable
7448
7449
OA OB OC OD OE OF OG
0000~1001 are useful input codes. 1010~1111 are unused BCD code.
A B C D LTN RBIN BIN
OA OB OC OD OE OF OG RBON
A B C D BIN
6
BCD TO 7SEG
13.8.1
chapter 6
10
3. Generic Array Logic Devices（GAL）
an innovation of the PAL; can be erased and reprogrammed;
13.8.1
chapter 6
11
6.4 Decoder
An important type of combinational circuit .
gnd g f a b a f e g d b c dp
e d c dp gnd
13.8.1
chapter 6
25
• 7-segment decoder transform the input BCD code to 7-segment displaying code. • devices： 7446A、74LS47 （驱动共阳） 74LS48、 74LS49（驱动共阴）
I1 I0
EN
Yi=EN· mi
13.8.1
chapter 6
14
（2）74× 139 , dual 2-4 decoder
EN
• Input code：B（MSB）
•
A（LSB）
• Also be called address input.
• Output code：Y3_L~Y0_L
13.8.1
U1A 1Y0 1A 1Y1 1B 1Y2 1G 1Y3
4 5 6 7
U2A
F
74HC00
R1 1k
74HC139
GND
13.8.1
chapter 6
18
Exp: （2）if a 3-bit number XYZ is odd number， then ODD output 1，else output 0. realize the function with decoder and gates. solution：F=？ F=ΣXYZ（1，3，5，7）
chapter 6
15
（3）74× × 138, 3-8 decoder
Enable input
EN G1 G2A_L G2B_L Y0_L Y1_L Y2_L Y3_L Y4_L Y5_L Y6_L Y7_L
EN=G1·G2A_L‟·G2B_L‟
Input code： C（MSB）、B、 A Output code：
1k
GND
13.8.1
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
15 14 13 12 11 10 9 7
74HC30D_6V
D15
74HC138D_6V
chapter 6
24
4、7-segment decoder
Classify of 7-seg displayer： • in materials: LED（发光二极管） LCD（液晶） • In working mode: common-cathode (共阴极) common-anode (共阳极)
1000 1001
…
0111
Use the MSB of the inputs as chip-select bit.
13.8.1
…
chapter 6
1111
22
Chip selecting