可编程片上系统设计_复习大纲 (2)

《可编程片上系统设计》复习大纲
1.Altera公司可编程逻辑器件中支持Nios II软核处理器的器件系列
Cyclone, CycloneⅡ, Stratix, StratixⅡ, Stratix GX, HardCopy Stratix
2.Avalon总线的总线结构及其功能
总线结构：内设：Nios CPU，DMA控制器（DMA controller）；
外设：指令存储器（instruction memory），数据存储器（data memory）,SDRAM
控制器（SDRAM controller），以太网接口（Ethernet interface）功能：Avalon总线是一种相对简单的总线结构，主要用于连接片内处理器与外设，以构成可编程单芯片系统（SOPC）。

Avalon总线描述了主从构件间的端口连接关系，以及构件间通信的时序关系。

3.Nios软核处理器的特征
1）更多的可配置寄存器 2）极大的灵活性和可扩展性 3）功能强大的开发工具
4.Nios II软核处理器系列包括了内核
NiosⅡ/f(快速)，NiosⅡ/e(经济)，NiosⅡ/s(标准)
5.SoC的设计是基于IP Core复用，IP Core包括哪些
硬核，软核，固核
6.在FPGA设计中嵌入SignalTap Ⅱ逻辑分析仪具体有哪两种方法
第一种方法是建立一个SignalTap Ⅱ文件（.stp），然后定义STP文件的详细内容；
第二种方法是用MegaWizard Plag-In Manager建立并配置STP文件，然后用MegaWizard 实例化一个HDL输出模块。

7.LogicLock区域的特性主要有哪两个标志
大小、状态。

（固定大小，锁定状态；固定大小，浮动状态；自动大小，浮动状态）8.Nios处理器有哪三种不同的方法来实现整数乘法
1)MUL指令2）MSTEP指令3）软件乘法器
9.Cyclone II FPGA内部的嵌入式乘法器能够实现在典型DSP功能中经常用到的简单乘法
器操作。

每个嵌入式乘法器都能够被配置成为怎样的乘法器
配置成为一个18×18位的乘法器，或两个9×9位的乘法器
10.DSP Builder设计流程中的自动流程较之手动流程存在哪些缺点
无法设置具体型号的器件、无法指定引脚分配
11.Quartus II软件编程器具有哪四种编程模式
1）被动串行模式2）JTAG模式3)主动串行编程模式4）套接字内编程模式
12.CycloneII FPGA上面集成的Block RAM为M4K，其大小如何？
4KB
13.NiosII IDE为软件开发提供了哪些主要功能
工程管理器，编辑器和编译器，调试器以及闪存编程器
14.NiosII处理器的运行模式有哪些
用户模式，超级用户模式，调试模式
15.Quartus II软件的开发流程是哪些
16.Nios指令总线主端口（Instruction Bus-Master）有哪些特点
Nios指令总线主端口（Instruction Bus-Master）是16位宽的端口，支持延时操作。

此主端口仅仅是负责从存储器中读取指令的通道，不支持任何写操作。

因为主端口支持延时操作，所以能够适合于各种不同速度的存储器。

指令主端口可以在上一条指令返回之前，发出新的读取指令的请求。

Nios CPU采用“假设无分支（branch-not-taken）”的预测方法来生成预取指令的地址。

由于支持具有操作延迟的存储器，所以使得在使用慢速存储器时，对CPU的影响达到最小，并能在整体上提高系统的最高频率。

当访问慢速存储器的时，用户还可以选用片内缓存的机制来提高读取指令的平均速度。

由SOPC Builder自动产生的Avalon总线，具有动态总线宽度对齐逻辑的功能。

因此，在Nios指令总线主端口上可以连接8、16和32位宽的存储器，以满足不同应用场合的需要。

17.基于FPGA的嵌入式系统的特点
SOPC结合了SOC和FPGA各自的优点，一般具备以下基本特征：至少包含一个嵌入式处理器内核；具有小容量片内高速SRAM资源；丰富的IP Core资源可供选择；足够的片上可编程逻辑资源；处理器调试接口和FPGA编程接口；可能包含部分可编程模拟电路；
单芯片、低功耗、微封装；系统简练、专用型强、实时操作系统。

18.软核处理器的特点（同3）
19.SOPC的特点
SOPC是一种通用器件，是基于FPGA的可重构SOC，其设计周期短，设计成本低。

SOPC 集成了硬核或软核CPU、ＤＳＰ、存储器、外围Ｉ／Ｏ及可编程逻辑，是更加灵活、高效的ＳＯＣ解决方案
20.Nios CPU中具有指令缓存功能，缓存命中和缓存不命中的定义
1）缓存命中：在启用缓存功能情况下，Nios CPU在执行程序时，如果缓存中具有下一条要执行的指令或者具有当指令所使用的数据，那么Nios CPU就可以直接使用，从而省去从外部存贮器中获取指令或数据的时间，把这种情况简称为缓存命中。

当缓存有效时，缓存命中就会使得存储器的加载操作在单个时钟周期内完成。

2）缓存不命中：缓存不命中时，就会引起额外的延迟。

当禁止缓存时（暂时以软件方式禁止缓存功能），访问存储器时就会引起额外的延时。

但当重新启用缓存时，存储器的存储操作将导致一个或两个额外的延迟周期。

（使用缓存的存储器，写操作都将导致一个或两个额外的延迟周期。

）
21.Avalon总线可以连接不同数据宽度的主从外设（8、16、32位等）。

如果系统中存在数
据宽度不匹配的主从对，那么就需要使用地址对齐的方式来处理。

Avalon总线提供了两种解决途径：静态地址对齐方式和动态地址对齐方式，说明静态地址对齐方式和动
态地址对齐方式的含义
1）静态地址对齐方式：当一个主端口的传输只对应一个从端口的传输时，就可以使用静态地址对齐方式。

2）动态地址对齐方式：使用动态地址对齐方式，宽的主端口从窄的从端口读一次数据，从端口与Avalon总线之间进行几次数据传输。

动态地址对齐方式抽象了从端口的物理细节，使主外设每次传输都觉得从外设与自己的数据宽度一样。

动态地址对齐方式简化了主端口的设计过程。

22.什么是LogicLock技术，在设计中为什么要使用LogicLock技术，LogicLock区域的特
性主要有两个标志
1)LogicLock区域其实是一种布局约束，可以在目标器件上定义任意物理资源的矩形区
为LogicLock。

通过指定结点或设计实体到LogicLock区域，设计者可以引导适配器将这些结点或实体放入该区域。

2)传统的设计流程采用的是反复优化处理过程来尽可能达到系统需要的性能，在优化过
程中如果对某个模块进行了修改，将影响整个设计中其他布局和布线。

LogicLock设计流程仅对单独模块进行设计、优化和锁定，在整个设计集成处理过程中每个模块都保持单独优化的性能，从而可以极大缩短设计周期。

3)大小、状态
23.在FPGA设计中嵌入SignalTap Ⅱ逻辑分析仪有两种方法（同6）
24.画出DSP Builder的设计流程框图，并加以说明
DSP Builder设计流程的第一步是在Matlab/Simulink中进行设计输入，即在Matlab 的Simulink环境中建立一个mdl模型文件，用图形方式调用Altera DSP Builder和其它Simulink库中的图形模块(Block)，构成系统级或算法级设计框图(或称Simulink 设计模型)。

第二步是利用Simulink分析此设计模型的正确性，完成模型仿真。

第三步是通过SignalCompiler把Simulink的模型文件(后缀为.mdl)转化成通用的硬件描述语言VHDL文件(后缀为.vhd)。

DSP Builder提供了两种不同的设计流
程。

如果采用DSP Builder的自动流程，
可以选择让DSP Builder自动调用
Quartus II等EDA设计软件，完成综
合(Synthesis)、网表(ATOM Netlist)
生成和Quartus II适配，甚至在Matlab
中完成FPGA的配置下载过程。

在手动流程中，设计者可以灵活地指定
综合、适配条件。

不过，需要手动地调
用VHDL综合器进行综合，调用Quartus
II进行适配，调用ModelSim或者
Quartus II进行仿真，最后用Quartus
II产生相应的编程文件用于FPGA的配
置。

在DSP Builder设计流程的最后一步，
可以在DSP Builder中直接下载到FPGA
用户开发板上，或者通过Quartus II
完成硬件的下载、测试。

25.SOPC设计中主端口（Master Port）和从端口（Slave Port）的含义
主端口：主端口是主外设上用于在Avalon总线上初始化传输的连接端口。

从端口：从端口是外设中用来接收来自另一个外设主端口的Avalon总线传输的连接端口
26.SOPC中系统模块内部的外设和系统模块外部的外设概念
系统模块内部的外设：如果一个外设可以在SOPC Builder的库中找到，或者用户指定了用户自定义外设的设计文件的位置，SOPC Builder便会自动找到该外设并将其连接到Avalon总线模块上，即系统内部模块。

处理器包括片内处理器和片外处理器的接口。

系统模块外部的外设：有时将Avalon总线外设放在系统模块的外部，可能出于以下几个原因：1)外设存在于PLD芯片的外部，2）外设需要通过一些时序转换逻辑连接Avalon 总线模块。

IP及外设包括通用的微控制器外设，通信外设，多种接口（存储器接口、桥接口、ASSP、ASIC），数字信号处理（DSP）IP和硬件加速外设。

27.FPGA片内资源包括哪些
数字锁相环（PLL）、随机存储器（RAM）、先进先出（FIFO）
28、29看看就行
28.NiosII软核的可定制性包括哪些
29.NiosII软核启动过程是怎样的
30.FPGA设计中的软件硬件协同设计包括哪些（第五章PPT P12）
硬件开发：1）Quartus II工程中可加入用户逻辑设计、其他的IP模块或SOPC Builder 的顶层.bdf文件 2）管脚连接分配 3）编译（分析与综合，布局布线，时序分析等）软件开发：1）软件开发使用Nios SDK Shell，它包括GNU开发工具2）使用SOPC Builder 生成系统后，可以直接使用程序代码 2）除了应用代码，用户还可以在Nios SDK Shell 工程中设计和重新使用定制库 3）即使在没有软件开发的目标板的情况下，也可以经过编译、连接后通过Nios指令仿真器(ISS)运行和调试代码 4）一旦有一个目标板，用户就可以使用下载电缆下载软件到目标板进行调试/运行。

31.在设计中嵌入SignalTap II逻辑分析仪的方法有几种？请对这些方法逐一进行解释说
明。

（同27）
32.Nios II IDE调试器所包含的基本调试功能，Nios II IDE调试器支持的高级调试功能
Nios II IDE调试器所包含以下基本调试功能：运行控制、调用堆栈查看、软件断点、反汇编代码查看、调试信息查看、指令集仿真器。

Nios II IDE调试器还支持的高级调试功能包括：硬件断点调试ROM或闪存中的代码。

数据触发以及指令追踪。

33.在Quartus II图形用户界面下的引脚分配方法，经过引脚分配分析后所产生的分析报
告主要包括了哪几部分内容
在Quartus II图形用户界面下的引脚分配有如下两种方法：
（1）在分配编辑器中完成引脚分配；
（2）在底层图编辑器中完成引脚分配。

引脚分配分析后所产生的分析报告主要包括五个部分：
（1）分析I/O分配总结；
（2）底层图查看；
（3）引脚分配输出文件；
（4）资源部分；
（5）适配信息。

35. 利用SOPC Builder在EP1C6Q240C8内部建立一个系统，该系统可以进行8个拨挡开关和8个按键的检测，CPU将工作在查询方式和中断方式，查询方式是针对按键S1～S8，CPU 将不断地读按键的状态，然后实时的送到对应的LED2_1～LED2_8去显示；中断方式是针对拨挡开关K1～K8，CPU将在拨挡开关的中断服务程序中获取当前拨挡开关状态，然后送到对应的LED1_1～LED1_8显示。

请详细描述出需要添加的IP、参数设置、下载和Nios SDK Shell等设计步骤。

1、打开Quartus II应用软件，在自己的目录下建立一个新的工程文件exp。

2、选择File>New，新建Block Diagram/Schematic File。

3、在Quartus II软件中点击Tools>SOPC Builder。

SOPC Builder启动时显示Create New System对话框。

在对话框中的System Name中键入Nios32，并在HDL Language中选择VHDL，然后点击OK。

4、Altera SOPC Builder-Nios32窗口出现，加入32位Nios CPU，按照默认的配置，点击Finish即可。

5、加入片内ROM，大小设为2Kbytes，并在Contents标签中选择Germs Monitor选项，其它按照默认的配置，点击Finish即可。

6、加入片内RAM，大小设为4Kbytes，其它按照默认的配置，点击Finish即可。

7、加入UART外设，按照默认的配置，点击Finish即可。

8、为按键加入PIO模块。

选择Other下的PIO（Parallel I/O），点击Add，会出现Avalon PIO－pio_0设置向导。

由于CPU对按键的状态是实时查询，因此按键不需要产生任何中断，所以仅指定如下选项即可：
－Width：8bits（因为有8个按键）
－Direction：Input ports only
9、为拨挡开关加入PIO模块。

再次选择Other下的PIO(Parallel I/O)，并点击Add。

由于拨挡开关采用中断方式获取其状态，因此希望拨挡开关采用双边沿触发CPU，因此除了在Basic Settings标签中与按键PIO相同外，还必须在Input Options标签中对其进行配置。

首先是中断边沿：将Edge Capature Register中的Sychronously Capature选中，同时选择Either Edge。

其次选择Interrupt中的Generate IRQ，并选择Edge触发。

10、为LED1_1～LED1_8加入PIO。

选择Other下的PIO(Parallel I/O)，并点击Add。

由于是驱动LED显示，因此只需要对Basic Settings做如下配置即可。

－Width：8bits
－Direction：Output ports only
11、为LED2_1～LED2_8加入PIO。

选择Other下的PIO(Parallel I/O)，并点击Add。

由于是驱动LED显示，因此只需要对Basic Settings做如下配置即可。

－Width：8bits
－Direction：Output ports only
12、在Device Family中选择Cyclone，另外系统时钟频率设置为24MHz。

取消Modelsim 仿真选项前的对勾，然后点击Generate按钮，设计生成工程完成时，点击exit按钮，退出SOPC Builder。

13、把符号（Symbol）加入到BDF文件中。

在bdf文件中加入input、output和bidir端口，分别连接到与加入的符号对应的端口。

14、对刚刚设计完的bdf文件进行编译，编译通过后，进行管脚绑定，然后再编译一次。

15、编译无误后，通过JTAG电缆将刚刚编译通过的sof文件下载到FPGA当中，并选择实验箱时钟模块的时钟为24MHz。

16、在工程目录>CPU_sdk>src文件夹中新建一个exp.c文件，内容按实现功能要求进行设
计。

17、选择开始>程序>Altera>Nios 3.01>Nios SDK Shell，启动Nios SDK Shell，转换到相应目录，在Nios SDK Shell命令提示符下键入命令nb exp.c，系统会编译刚刚编写的exp.c 文件，并生成exp.srec文件。

18、用串口电缆把计算机的串口1和实验箱的串口1相连接，然后在Nios SDK Shell中键入命令nr exp.srec，系统通过串口1发送可执行代码到系统板，并开始执行。

36. 利用SOPC Builder在EP1C6Q240C8内部建立一个系统，该系统可以完成向PC机发送十次“hello”的任务，请详细描述出需要添加的IP、设计步骤、参数设置、下载和Nios SDK Shell等操作过程。

1、打开Quartus II应用软件，在自己的目录下建立一个新的工程文件exp。

2、选择File>New，新建Block Diagram/Schematic File。

3、在Quartus II软件中点击Tools>SOPC Builder。

SOPC Builder启动时显示Create New System对话框。

在对话框中的System Name中键入Nios32，并在HDL Language中选择VHDL，然后点击OK。

4、Altera SOPC Builder-Nios32窗口出现，加入32位Nios CPU，按照默认的配置，点击Finish即可。

5、加入片内ROM，大小设为2Kbytes，并在Contents标签中选择Germs Monitor选项，其它按照默认的配置，点击Finish即可。

6、加入片内RAM，大小设为4Kbytes，其它按照默认的配置，点击Finish即可。

7、加入UART外设，按照默认的配置，点击Finish即可。

8、由于实验箱选用的是Cyclone系列的，因此必须选择Cyclone；其次是CPU的工作频率，选择24MHz。

9、取消Modelsim仿真选项前的对勾，然后再点击Altera SOPC Builder-Nios32窗口下方的Gernerate。

10、生成完成后，把符号（Symbol）加入到BDF文件中。

在bdf文件中加入三个input和一个output端口，分别连接到clk、reset_n、rxd_to_the_UART和txd_to_the_UART上，并对所有端口重新命名为Clk、Reset、RXD和TXD。

11、对刚刚设计完的bdf文件进行编译，编译通过后，进行管脚绑定，然后再编译一次。

12、编译无误后，通过JTAG电缆将刚刚编译通过的sof文件下载到FPGA当中，并选择实验箱时钟模块的时钟为24MHz。

13、在工程目录>CPU_sdk>src文件夹中新建一个exp.c文件，内容为通过调试UART端口向Nios SDK Shell发送10次Hello。

选择开始>程序>Altera>Nios 3.01>Nios SDK Shell，启动Nios SDK Shell。

14、首先转换到相应目录，在Nios SDK Shell命令提示符下键入命令nb exp.c，系统会编译刚刚编写的exp.c文件，并生成exp.srec文件。

15、用串口电缆把计算机的串口1和实验箱的串口1相连接，然后在Nios SDK Shell中键入命令nr exp.srec，系统通过串口1发送可执行代码到系统板，并开始执行。

37．利用SOPC Builder在EP1C6Q240C8内部建立一个系统，该系统可以进行4×4键盘行列扫描和七段码管的扫描显示。

要求能够在按下按键时获取其键值，然后在8个七段码管上正确显示按下的键值，每按键一次，原先显示的值整体左移，新的键值出现在8个七段码管道的最右边，请详细描述出需要添加的IP、设计步骤、参数设置、下载和Nios SDK Shell 等操作过程。

SOPC Builder中元件池如图所示。

1、打开Quartus II应用软件，在自己的目录下建立一个新的工程文件exp。

2、选择File>New，新建Block Diagram/Schematic File。

3、在Quartus II软件中点击Tools>SOPC Builder。

SOPC Builder启动时显示Create New System对话框。

在对话框中的System Name中键入Nios32，并在HDL Language中选择VHDL，然后点击OK。

4、Altera SOPC Builder-Nios32窗口出现，加入32位Nios CPU，按照默认的配置，点击Finish即可。

5、加入片内ROM，大小设为2Kbytes，并在Contents标签中选择Germs Monitor选项，其它按照默认的配置，点击Finish即可。

6、加入片内RAM，大小设为4Kbytes，其它按照默认的配置，点击Finish即可。

7、加入UART外设，按照默认的配置，点击Finish即可。

8、为键盘行加入PIO模块。

由于键盘为4×4键盘，有4行4列，因此需要加入两个4bits 的PIO，行作为输入，列作为输出。

9、为七段码管加入PIO模块。

设定一个PIO用来完成七段码管8个LED的驱动
－Width：8Bits
－Direction：Output ports only
设定一个PIO用来完成8个七段码管的扫描驱动。

－Width：3Bits
－Direction：Output ports only
10、加入定时器模块，对其进行如下设置：
－Timeout Period下的Initial Period：1 msec
－Preset Configuration：Full-featrued（v1.0-compatible）
－Registers中全部选中。

－Output Signals中全部不选。

11、在Device Family中选择Cyclone，另外系统时钟频率设置为24MHz。

取消Modelsim 仿真选项前的对勾，然后点击Generate按钮，设计生成工程完成时，点击exit按钮，退出SOPC Builder。

12、把符号（Symbol）加入到BDF文件中。

在bdf文件中加入input、output和bidir端口，分别连接到与加入的符号对应的端口。

13、对刚刚设计完的bdf文件进行编译，编译通过后，进行管脚绑定，然后再编译一次。

14、编译无误后，通过JTAG电缆将刚刚编译通过的sof文件下载到FPGA当中，并选择实验箱时钟模块的时钟为24MHz。

15、在工程目录>CPU_sdk>src文件夹中新建一个exp.c文件，内容按实现功能要求进行设计。

16、选择开始>程序>Altera>Nios 3.01>Nios SDK Shell，启动Nios SDK Shell，转换到相应目录，在Nios SDK Shell命令提示符下键入命令nb exp.c，系统会编译刚刚编写的exp.c 文件，并生成exp.srec文件。

17、用串口电缆把计算机的串口1和实验箱的串口1相连接，然后在Nios SDK Shell中键入命令nr exp.srec，系统通过串口1发送可执行代码到系统板，并开始执行。

38. 下图为利用Matlab/Simulink建立调幅电路模型所需要的各模块，请连接各模块并绘制出调幅电路模型，并详细描述出它的设计及仿真步骤。

1.启动Matlab软件。

2.点击Matlab工具条上的Simulink快捷按钮，或在Matlab命令窗口输入Simulink命令，打开Simulink Library Browser界面。

3.选择File→New→Model命令，建立一个新的模型文件。

4.选择File→Save命令，保存文件到指定文件夹中，在文件名栏中输入Singen.mdl。

5.加入SignalCompiler模块。

6．加入正弦波产生模块，在Simulink Library Browser界面点击Simulink中的Sources 库，从中找到Sine Wave模块。

将Sine Wave模块拖动到Singen.mdl文件中，设置正弦波模块参数Amplitude为2^15-1，Samples per period为80，Sample time为25e-9。

7．加入总线端口模块AltBus，在Altera DSP Builder文件夹中选择Bus Manipulation库。

从库中选择AltBus模块，拖动到Singen.mdl文件中。

点击AltBus模块下面的文本，将AltBus 改为SinIn。

双击SinIn模块，弹出模块参数对话框，在该对话框中可以设置16位整型输入总线。

8．加入延时模块，在Altera DSP Builder文件夹中选择Storage库。

选择Delay模块，拖动到Singen.mdl文件中。

双击Delay模块，在弹出的模块参数对话框中指定延时深度为1。

9．加入正弦波延时输出总线模块，在Altera DSP Builder文件夹中选择Bus Manipulation 库。

选择AltBus模块，将其拖动到Singen.mdl文件中。

修改AltBus模块的名称为SinDelay。

双击SinDelay模块，在模块参数对话框中选择Node Type为Output Port，选择[number of bits]为16位。

10．加入多路复用MUX模块，在Simulink Library Browser界面中选择Simulink下面的Signal Routing库。

选择Mux模块，将其拖动到Singen.mdl文件中。

双击Mux模块，设置模块参数Number of inputs为2。

11．加入随机数模块，在Simulink Library Browser界面中选择Simulink下面的Sources 库。

选择Random Number模块，将其拖动到Singen.mdl文件中。

双击Random Number模块，设置模块参数Sample time为25e-9。

12．加入噪声总线模块，在Altera DSP Builder文件夹中选择Bus Manipulation库。

选择AltBus模块，将其拖动到Singen.mdl文件中。

修改AltBus模块的名称为Noise。

双击Noise 模块，在模块参数对话框中选择Bus Type为Single Bit，选择[number of bits]为1位。

13．加入BusBuild总线模块，在Altera DSP Builder文件夹中选择Bus Manipulation库。

选择BusBuild模块，将其拖动到Singen.mdl文件中。

双击BusBuild模块，设置模块参数BusType为有符号整数。

14．加入GND模块，在Altera DSP Builder文件夹中选择Bus Manipulation库。

选择GND 模块，将其拖动到Singen.mdl文件中。

15．加入乘法器(Product)模块，在Altera DSP Builder文件夹中选择Arithmetic库。

选择Product模块，将其拖动到Singen.mdl文件中。

16．加入乘法器输出总线模块，在Altera DSP Builder文件夹中选择Bus Manipulation 库。

选择AltBus模块，将其拖动到Singen.mdl文件中。

修改AltBus模块的名称为StreamMod。

双击StreamMod模块，在模块参数对话框中选择Bus Type为Signed Integer，Node Type 为Output Port，[number of bits]为19位。

17．加入示波器模块，在Simulink Library Browser界面中选择Simulink下面的Sinks 库。

选择Scope模块，将其拖动到Singen.mdl文件中。

双击Scope模块，弹出Scope波形显示对话框。

点击参数设置快捷按钮，在General标签页的Number of axes框中输入3，即以同一时间轴同时显示3个信号波形。

18．将所有模块全部插入Singen.mdl模型文件后，按照图所示连接模块，完成模型文件的设计。

19．连接好整个设计模型以后，可以在Simulink软件中仿真设计模型。

选择Simulation→Simulation Parameters命令，弹出仿真参数设置对话框。

在Simulation time 栏中的Stop time框中输入0.000004(或4e-6)，显示2个信号周期(160个采样点)，其他参数采用默认设置。

点击OK按钮退出仿真参数设置对话框。

20、选择Simulation→Start命令，或按下Ctrl+T键启动仿真。

双击模型文件中的Scope 模块，打开示波器显示窗口。