数字锁相环基础知识
数字锁相环
第7章 数字锁相环
第1节 全数字环概述 第2节 位同步数字环实例 第3节 ZC1—DPLL的原理与性能 第4节 单片集成全数字锁相环
《锁相技术》
第7章 数字锁相环
第1节 全数字环概述
一、一般构成与分类 全数字环一般组成如图7-1所示。 它由数字鉴相器、 数字滤波器与数字压控振荡器(DCO)三个数字电路部 件组成。其中数字鉴相器有多种样式，样式不同对环 路性能有很大影响。
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第7章 数字锁相环
3.过零检测式数字锁相环(ZC-DPLL)环路用本地受 控时钟脉冲对输入信号的过零点抽样，非零的实际抽 样值大小就反映着相位误差，用该相位误差来调节本 地时钟信号的相位。
4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的 鉴相器将逐周地比较输入信号与本地时钟信号的相位， 根据相位的超前或滞后输出相应的超前或滞后脉冲， 用变换成加脉冲或减脉冲,对应地调节本地时钟相位。
(7-3)
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第7章 数字锁相环
第7章 数字锁相环
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图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择，以使取样后信号含有充分的输入信号相 位信息。
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第7章 数字锁相环
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图7-3 奈奎斯特速率抽样鉴相器
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第7章 数字锁相环
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图7-1 数字锁相环一般组成
第7章 数字锁相环
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双 稳态触发器作数字鉴相器，其状态分别受输入信号与本 地受控时钟信号的正向过零点触发,产生的置位与复位脉 冲状态变化之间间隔就反映着两信号之间相位误差。
数字锁相环
摘要本设计是在FPGA上设计数字锁相环。
选用的是ALTERA公司开发的的QuartusⅡ7.0作为软件开发平台，采用自上而下的设计方法，将数字锁相环（DPLL）分成了鉴相器（DPD）模块，数字环路滤波器（DLP）模块，数控振荡器（DCO）模块和除Ｎ分频。
最后将用VHDL语言编写好的程序通过QuartusⅡ7.0软件仿真，验证设计的正确性。
关键词：数字鉴相器（DPLL）,数字环路滤波器（DLP），数字压控振荡器（DCO），除N分频计数器；VHDL.。
Digital Phase-Locked LoopAbstract：This design is designed in the FPGA digital phase-locked loop. ALTERA selection is developed in the Quartus Ⅱ7.0 as a software development platform, using top-down design method, digital PLL (DPLL) is divided into a phase detector (DPD) module, digital loop filter (DLP ) module, numerical controlled oscillator (DCO) module and inter-N frequency. Finally a good use of VHDL language program through the Quartus Ⅱ 7.0 software simulation, design verification.Keywords:digital phase detector (DPLL), digital loop filter (DLP), Digital voltage controlled oscillator (DCO), except N frequency Counter；VHDL。
位同步数字锁相环的原理与应用
位同步数字锁相环的原理与应用数字锁相环（Digital Phase-Locked Loop，DPLL）是一种用于同步信号的控制系统。
位同步数字锁相环（Bit Synchronous Digital Phase-Locked Loop）是一种特殊类型的数字锁相环，它主要用于数据通信领域中的时钟恢复和数据恢复。
在数字通信中，时钟信号的同步非常重要。
传输过程中，由于信号经过传输介质会受到噪声、衰减等因素的影响，导致时钟信号的相位和频率发生偏移。
为了恢复信号的正确时钟，就需要使用位同步数字锁相环。
位同步数字锁相环的原理基于相位比较器和数字控制环路。
首先，接收到的信号经过采样，然后由相位比较器将采样的信号与本地时钟信号进行相位比较。
相位比较器输出的误差信号经过数字控制环路进行滤波和调整，最后控制本地时钟信号的相位和频率，使其与接收到的信号保持同步。
位同步数字锁相环广泛应用于数字通信领域中的解调器和调制器设计。
在解调器中，位同步数字锁相环用于恢复接收信号的时钟，确保数据的正确接收。
在调制器中，位同步数字锁相环用于生成发送信号的时钟，确保数据的正确发送。
位同步数字锁相环的应用不仅限于数字通信领域。
它还被广泛应用于数字音频设备、数字视频设备以及其他需要对时钟信号进行同步的领域。
在数字音频设备中，位同步数字锁相环用于恢复音频信号的时钟，确保音频数据的正确传输。
在数字视频设备中，位同步数字锁相环用于恢复视频信号的时钟，确保视频数据的正确显示。
位同步数字锁相环的优点在于精度高、稳定性好、抗干扰能力强。
相对于传统的模拟锁相环，位同步数字锁相环具有更高的抗噪声和抗干扰能力。
同时，由于数字控制环路的设计和实现较为灵活，位同步数字锁相环的性能可以根据具体应用需求进行优化。
位同步数字锁相环是一种用于同步信号的控制系统，广泛应用于数字通信、数字音频、数字视频等领域。
它的原理基于相位比较器和数字控制环路，通过比较相位误差来控制本地时钟的相位和频率，使其与接收到的信号保持同步。
锁相环的基本知识
锁相环（一）工作原理去耦：去耦，专指去除芯片电源管脚上的噪声。
该噪声是芯片本身工作产生的。
在直流电源回路中，负载的变化会也引起电源噪声。
去耦的基本方法是采用去耦电容。
作用编辑防止发生不可预测的反馈，影响下一级放大器或其它电路正常工作。
例如使用一个共发射极接法三极管，由于Vcc有内阻，当基极输入交流信号，会在电源Vcc电流（基极集电极电流和）产生交流电流，从而影响偏置端基极。
导致输出端电压不稳定。
通常的解决办法是使用电容对Vcc交流接地，去除此影响。
这个解决办法叫做去耦。
去耦：专指去除芯片电源管管脚上的噪声,该噪声是芯片本身工作产生的。
在直流电源回路中，负载的变化会引起电源噪声。
例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。
配置去耦电容可以抑制因负载变化而产生的噪声，是抑制电路板的可靠性设计的一种常规做法。
配置原则编辑●电源输入端跨接一个电解电容器，如果印制电路板的位置允许，采用比较大的电解电容器的抗干扰效果会更好。
●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。
如遇到印制电路板空间小而装不下时，可每4～10个芯片配置一个1～10uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz～20MHz范围内阻抗小于1Ω，而且漏电流很小（0.5uA以下）。
●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。
●去耦电容的引线不能过长，特别是高频旁路电容不能带引线。
目录1.1分类2.2常见的电源噪声及解决方案分类编辑根据传播方向的不同，分为两类：1.从电源进线引入的外界干扰；2.由电子设备产生并经电源线传导出去的噪声。
从形成特点看，噪声干扰分为串模干扰和共模干扰两种：1.串模干扰是两条电源线之间（简称线对线）的噪声；2.共模干扰则是两条电源线对大地（简称线对地）的噪声。
锁相技术知识点
第一章锁相环路的基本工作原理：1.锁相环路是一个闭环的相位控制系统；锁相环路（PLL）是一个相位跟踪系统，它建立了输出信号顺时相位与输入信号瞬时相位的控制关系。
2. 若输入信号是未调载波，θi(t)即为常数，是u i(t)的初始相位；若输入信号时角调制信号（包括调频调相），θi(t)即为时间的函数。
3．ωo是环内被控振荡器的自由振荡角频率；θo(t)是以自由振荡的载波相位ωo t为参考的顺时相位，在未受控制以前它是常数，在输入信号控制之下，θo(t)即为时间的函数。
4. 输入信号频率与环路自由振荡频率之差，称为环路的固有频率环路固有角频差：输入信号角频率ωi与环路自由振荡角频率ωo之差。
瞬时角频差：输入信号频率ωi与受控压控振荡器的频率ωv之差。
控制角频差：受控压控振荡器的频率ωv与自由振荡频率ωo之差。
三者之间的关系：瞬时频差=固有频差-控制频差。
5. 从输入信号加到锁相环路的输入端开始，一直到环路达到锁定的全过程，称为捕获过程。
6. 对一定环路来说，是否能通过捕获而进入同步完全取决于起始频差。
7. 锁定状态又叫同步状态：①同频②相位差固定8. 锁定之后无频差，这是锁相环路独特的优点。
9. 捕获时间T p的大小除决定于环路参数之外，还与起始状态有关。
10.若改变固有频差∆ωo，稳定相差θe(∞)会随之改变。
11.锁相环路基本构成：由鉴相器（PD）、环路滤波器（LF）和电压控制振荡器（VCO）组成。
12.鉴相器是一个相位比较装置，鉴相器的电路总的可以分为两大类：第一类是相乘器电路，第二类是序列电路。
13.环路滤波器具有低通特性。
常见的环路滤波器有RC积分滤波器、无源比例积分滤波器和有源比例积分滤波器三种。
（会推导它们的传输算子）14.电压振荡器是一个电压-频率变换装置，它的振荡频率应随输入控制电压u c(t)线性的变化。
15.压控振荡器应是一个具有线性控制特性的调频振荡器。
要求压控振荡器的开环噪声尽可能低，设计电路时应注意提高有载品质因素和适当增加振荡器激励功率，降低激励级的内阻和振荡管的噪声系数。
第7章数字锁相环
第7章 数字锁相环
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图7-11 数字环路滤波器一般形式
第7章 数字锁相环
3. 数字压控振荡器(DCO)数字压控振荡器的基本组 成如图7-13所示。它由频率稳定的信号钟、计数器与 比较器组成,其输出是一取样脉冲序列,脉冲周期受数字 环路滤波器送来的校正电压控制。前一个取样时刻的 校正电压将改变下一个取样时刻的脉冲时间的位置。 DCO在环路中又被称为本地受控时钟或本地参考时钟 信号。
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图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择，以使取样后信号含有充分的输入信号相 位信息。
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第7章 数字锁相环
《锁相技术》
图7-3 奈奎斯特速率抽样鉴相器
图7-15 超前—滞后数字锁相环基本组成 《锁相技术》
第7章 数字锁相环
一、电路组成与说明 电路实例是数字通信中常用的一种简单的超前—滞 后位同步环路,未用序列滤波器,电路组成如图7-16所示。
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图7-16 位同步数字环组成电路
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二、环路位同步原理 图7-18为图7-16方案内各点的波形图,这里为分析 简便,以均匀变换的数字脉冲序列作为输入信号,它与随 机的数字脉冲序列作用下环路取得位同步的原理是一 样的。
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图7-7 简单二元鉴相器
第7章 数字锁相环
图 7-8 上 的 中 相 积 分 — 抽 样 — 清 除 电 路 是 用 来 判 断 DCO输出与码元转换边沿之间相位关系的。例如,中相 积分区间跨在从正到负的两个码元之间,而积分结果为 正,说明DCO时钟超前;积分结果为负,说明DCO时钟滞 后;积分结果为零,相位准确对准。
《数字锁相环》PPT课件
1所示，它由A/D、数字计算器和D/A三部分组成。
图7-11 数字环路滤波器一般形式
•
3. 数字压控振荡器(DCO)数字压控振荡器的基本组成如图7-13所示。它由频
率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列,脉冲周期受数字
环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样
时刻的脉冲时间的位置。DCO在环路中又被称为本地受控时钟或本地参考时钟信
号。
图7-12 数字环路滤波器的模拟实现形 式
图7-13 数字压控振荡器的基本组成方 案
•
数字压控振荡器的含义可用数学式子表示。对于第k个取样周期Tk,有
•
式中T０/N为DCO周期相对于中心周期To变化的最小单位。当无控制时,y k-1=0
•
若要设计一个受350MHz时钟控制的DCO,而为得到小于7.5°的环路量化相差,
输入信号最高工作频率fo应按下式计算:
2 360o fo 7.5o
N
fc
fo
7.5o 360o
fc
7.5o 360o
350
7.29MHz
第2节 位同步数字环实例
•
上述四种类型数字锁相环都可实现FM解调、位同步提取等功能。对于位同步提
•
二、环路位同步原理
•
图7-18为图7-16方案内各点的波形图,这里为分析简便,以均匀变换的数字脉
很大影响。
图7-1 数字锁相环一般组 成
•
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双稳态触发器作数字鉴相器，
其状态分别受输入信号与本地受控时钟信号的正向过零点触发,产生的置位与复位脉
冲状态变化之间间隔就反映着两信号之间相位误差。
数字锁相环原理
数字锁相环原理数字锁相环（Digital Phase-Locked Loop，简称数字PLL）是一种广泛应用于通信、控制系统中的数字信号处理器。
它可以实现信号的频率和相位同步，对于数字通信系统中的时钟恢复、频率合成、信号解调等功能起着至关重要的作用。
本文将介绍数字锁相环的基本原理及其在通信系统中的应用。
数字锁相环由相位比较器、数字控制振荡器（DCO）、数字滤波器和锁定检测器组成。
其中，相位比较器用于比较输入信号和反馈信号的相位差，产生一个误差信号；数字控制振荡器根据误差信号调整输出频率；数字滤波器用于滤除噪声和抖动；锁定检测器用于检测数字锁相环是否已经锁定。
数字锁相环的工作原理可以简单描述为，首先，输入信号经过频率除法器和相位频率检测器，产生一个误差信号；然后，误差信号经过数字滤波器滤除噪声，再经过数字控制振荡器产生输出信号；最后，输出信号经过反馈回到相位比较器，形成闭环控制。
在闭环控制下，数字锁相环可以实现输入信号和输出信号的频率和相位同步。
数字锁相环在通信系统中有着广泛的应用。
在数字调制解调中，数字锁相环可以实现信号的时钟恢复和频率合成，保证接收端对发送端信号的准确解调；在频率合成器中，数字锁相环可以实现高稳定性的频率合成，满足通信系统对频率精度的要求；在通信系统中，数字锁相环还可以用于时钟同步和信号重构等功能。
总之，数字锁相环作为一种重要的数字信号处理器，在通信系统中有着广泛的应用。
它通过闭环控制实现输入信号和输出信号的频率和相位同步，保证了通信系统的稳定性和可靠性。
随着通信技术的不断发展，数字锁相环的应用范围将会更加广泛，对于提高通信系统的性能起着至关重要的作用。
通过本文的介绍，相信读者对数字锁相环的原理及其在通信系统中的应用有了更深入的了解。
数字锁相环作为一种重要的数字信号处理器，其原理简单而又实用，对于提高通信系统的性能有着重要的意义。
希望本文能对读者有所帮助，谢谢阅读！。
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数字锁相环基础知识
数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种广泛应用于通信系统、数字信号处理和时钟同步等领域的数字电路技术。
它通过对输入信号进行数字化处理，实现锁定输入信号的相位和频率，从而实现信号的同步和解调。
数字锁相环的基本原理是将输入信号与本地参考信号进行比较，通过调整本地参考信号的相位和频率，使得输入信号与本地参考信号保持同步。
为了实现这一目标，数字锁相环通常由相位检测器、数字控制环路滤波器、数字控制振荡器和数字控制频率合成器等组成。
相位检测器负责测量输入信号和本地参考信号之间的相位差。
常见的相位检测器有边沿检测器和乘法器相位检测器等。
边沿检测器通过测量输入信号和本地参考信号之间的边沿时间差来计算相位差；乘法器相位检测器通过将输入信号和本地参考信号相乘，得到一个与相位差成正比的输出。
接着，数字控制环路滤波器对相位差进行滤波处理，以获得平滑的控制信号。
常见的数字控制环路滤波器有积分环路滤波器和二阶锁相环滤波器等。
积分环路滤波器通过积分相位差来获得控制信号；二阶锁相环滤波器通过对相位差进行二阶滤波，提高了系统的稳定性和抗干扰能力。
然后，数字控制振荡器根据控制信号调整本地参考信号的相位和频
率。
数字控制振荡器通常由数字控制调节器和数字控制振荡器组成。
数字控制调节器根据控制信号调节数字控制振荡器的频率，从而实现对本地参考信号频率的精确控制。
数字控制频率合成器根据数字控制振荡器的输出信号生成输出信号。
数字控制频率合成器通常由数字控制振荡器和数字控制调制器组成。
数字控制振荡器通过输出参考信号的频率来控制数字控制调制器的频率，从而实现对输出信号频率的精确合成。
数字锁相环具有很多优点。
首先，它可以实现高精度的相位和频率锁定，对于要求高精度同步的应用非常有用。
其次，数字锁相环具有较高的稳定性和抗干扰能力，可以有效抑制噪声和干扰信号。
此外，数字锁相环还具有灵活性强、可编程性好等特点，可以根据不同的应用需求进行灵活配置和调整。
数字锁相环作为一种重要的数字电路技术，在通信系统、数字信号处理和时钟同步等领域发挥着重要作用。
它通过对输入信号进行数字化处理，实现了输入信号的相位和频率锁定，从而实现了信号的同步和解调。
数字锁相环的基本原理包括相位检测、数字控制环路滤波、数字控制振荡和数字控制频率合成等。
数字锁相环具有高精度、稳定性强和抗干扰能力强等优点，广泛应用于各种通信系统和数字信号处理设备中。