实验一：用原理图设计全加器和计数译码显示电路
(免费)用两片74ls138译码器设计一个全加器(word文档良心出品)
用两片74LS138译码器设计一个全加器模电课题实践设计者：洪建峰班级：10电本班学号：201092170102指导老师：崔有明用两片74LS138译码器设计一个全加器作者：洪建峰 201092170102 摘要：两个二进制数之间的算术运算无论是加、减、乘、除，目前在数学计算机中都是化作若干步加法运算进行的。
因此，加法器是构成算术运算器的基本单元。
在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位3个数相加。
这种运算称为全加，所用的电路称为全加器。
本课题是用两片74LS138设计一个全加器。
在考虑到74LS138译码器为3 线－8 线译码器，共有54/74S138和54/74LS138 两种线路结构型式，其74LS138工作原理为：当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。
根据以上特性，设计制作出一个全加器。
关键词：二进制数算术运算；算术运算器；74LS138；全加器。
1设计流程1．1提出方案该次课题从查找资料到方案的制定过程中，分析出四套方案：1．1. 1方案一、将两片74LS138译码器使能端接通，A1B 1作为一个两位二进制数，C1作为低进位，A2B2作为另一个两位二进制数。
通过A1B1C1A2B2输入信号，通过16个输出端与或门的连接，得到了S1S2，以及高进位C0。
1. 1. .2方案二、将两片74LS138连成4/16线译码器，通过参考4/16线连成一个全加器的方法将它连成一个全加器。
1. 1. 3方案三、将74LS138（1）单独连成一个一位二进制全加器。
输出的S0连74LS138（2）的A2作为进入数据，进位信号C0连C2作为第二级上的进位信号，因此，最后的和为S=A1+B1+C1+B2。
1. 1. 4方案四、将两片74LS138通过一系列的与门的输出级联成多位加法器。
设计全加器实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用Quartus II软件进行原理图输入、编译、仿真和下载等操作。
3. 培养学生动手实践能力和创新思维。
二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够处理来自低位的进位输入。
全加器由两个半加器和两个或门组成。
其中，两个半加器分别用于处理两个一位二进制数的相加，而两个或门则用于处理来自低位的进位输入。
全加器的输入信号包括三个：两个加数A和B，以及来自低位的进位输入Cin。
输出信号包括两个：和S和进位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验器材1. Quartus II软件2. FPGA开发板3. 连接线4. 电源四、实验步骤1. 创建工程（1）打开Quartus II软件，选择“File”→“New Project Wizard”创建新工程。
（2）填写工程名称、工程路径等信息，点击“Next”。
（3）选择目标器件，点击“Next”。
（4）选择“Block Diagram/Schematic File”作为工程类型，点击“Next”。
（5）填写工程文件名称，点击“Finish”。
2. 设计全加器原理图（1）在原理图编辑窗口中，双击鼠标左键弹出元件输入对话框。
（2）在对话框右侧打开元件库，找到所需的半加器、或门等元件。
（3）将半加器和或门等元件拖入原理图编辑窗口。
（4）连接元件，形成全加器电路。
3. 编译工程（1）选择“Processing”→“Start Compilation”开始编译。
（2）等待编译完成，检查编译报告。
4. 仿真（1）选择“Simulation”→“Start Simulation”开始仿真。
（2）在仿真窗口中观察波形，验证全加器电路的功能。
5. 下载到FPGA开发板（1）选择“Tools”→“Programmer”打开编程器。
数字电路课程设计之加减法运算电路设计(1)
设计资料1加减法运算电路设计1．设计内容及要求1.设计一个4位并行加减法运算电路，输入数为一位十进制数，且作减法运算时被减数要大于或等于减数。
2.led 灯组成的七段式数码管显示置入的待运算的两个数，按键控制运算模式，运算完毕，所得结果亦用数码管显示。
3.提出至少两种设计实现方案，并优选方案进行设计2.结构设计与方案选择2.1电路原理方框图电路原理方框图如下→ →图1-1二进制加减运算原理框图如图1-1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
即：若选择加法运算方式，则（1001）2+（0111）2=（10000）2 十进制9+7=16置数开关选择运算方式加法运算电路减法运算电路译码显示计算结果显示所置入的两个一位十进制数并在七段译码显示器上显示16.若选择减法运算方式，则（1001）2-（0111）2=（00010）2十进制9-7=2 并在七段译码显示器上显示02.2.2加减运算电路方案设计2.2.1加减运算方案一如图2-2-1所示：通过开关S2——S9接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U13和U15分别显示所置入的两个数。
数A 直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S6——S9，通过开关S6——S9控制数B的输入。
当开关S1接低电平时，B与0异或的结果为B，通过加法器74LS283完成两个数A和B的相加。
当开关S1接高电平时，B与1异或的结果为B非，置入的数B在74LS283的输入端为B的反码，且74LS283的进位信号C0为1，其完成S=A+B （反码）+1，实际上其计算的结果为S=A-B完成减法运算。
第三组(全加(减)器)05
课程设计（论文）课程名称：数字电子技术基础题目：全加（减）器的设计院（系）：机械电子工程系专业班级：电信0901姓名：詹志鹏学号：200906030105指导教师：史毅敏2011年12月30日全加（减）器一、全减器是两个二进制的数进行减法运算时使用的一种运算单元。
最简单的全减器是采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。
二、全加器是两个二进制的数进行加法运算时使用的一种运算单元。
最简单的全加器是采用本位结果和借位来显示，二进制中是逢二进一，所以可以使用两个输出变量的高低电平变化来实现加法运算。
我们的设计题目是采用Multisim设计一个全加（减）器，（当X=0实现加法运算；当X=1实现减法运算），用译码器和选择器分别实现。
关键词：全减器，全加器，选择器，译码器，Multisim目录1 设计任务 (3)2 设计方案 (3)3 电路设计 (8)4 整体电路图的仿真测试及性能检测 (10)5 收获与心得体会 (12)6 参考书目 (13)全加（减）器第一部分设计任务1、实验目的：（1）了解全加器和全减器的原理及逻辑功能，掌握全加器和全减器用途，熟悉全加器和全减器之间的相同点和不同点。
（2）了解译码器和选择器的原理及逻辑功能，掌握译码器和选择器用途，熟悉如何用译码器和选择器设计全加器和全减器。
（3）了解Multisim的工作特点，掌握Multisim设计方法，并用它设计出全加器和全减器。
2、实验要求：我们的设计题目是采用Multisim设计一个全加（减）器，（当X=0实现加法运算；当X=1实现减法运算），用译码器和选择器分别实现。
第二部分设计方案一、实验原理：（一）全加器是两个二进制的数进行加法运算时使用的一种运算单元。
最简单的全加器是采用本位结果和借位来显示，二进制中是逢二进一，所以可以使用两个输出变量的高低电平变化来实现加法运算。
1、元器件介绍译码器：译码是编码的逆过程，译码器的逻辑功能是将输入二进制代码的原意“译成”相应的状态信息。
数电实验报告
《数字电路与逻辑设计》课程实验报告系（院）：计算机与信息学院专业：班级：姓名：学号：指导教师：学年学期: 2018 ~ 2019 学年第一学期实验一基本逻辑门逻辑以及加法器实验一、实验目的1．掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2．熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
二、实验所用器件和仪表1.二输入四与非门74LS00 1片2.二输入四或非门74LS28 1片3.二输入四异或门74LS86 1片三、实验内容1．测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
2．测试二输入四或非门74LS28一个或非门的输入和输出之间的逻辑关系。
3．测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。
4．掌握全加器的实现方法。
用与非门74LS00和异或门74LS86设计一个全加器。
四、实验提示1．将被测器件插入实验台上的14芯插座中。
2．将器件的引脚7与实验台的“地（GND）”连接，将器件的引脚14与实验台的+5V 连接。
3．用实验台的电平开关输出作为被测器件的输入。
拨动开关，则改变器件的输入电平。
4．将被测器件的输出引脚与实验台上的电平指示灯连接。
指示灯亮表示输出电平为1，指示灯灭表示输出电平为0。
五、实验接线图及实验结果74LS00中包含4个二与非门，74LS28中包含4个二或非门，74LS86中包含4个异或门，下面各画出测试第一个逻辑门逻辑关系的接线图及测试结果。
测试其他逻辑门时的接线图与之类似。
测试时各器件的引脚7接地，引脚14接+5V。
图中的K1、K2是电平开关输出，LED0是电平指示灯。
1．测试74LS00逻辑关系接线图及测试结果（每个芯片的电源和地端要连接）图1.1 测试74LS00逻辑关系接线图表1.1 74LS00真值表输 入输 出 引脚1引脚2 引脚3 L L HL H H HL H HHL2. 测试74LS28逻辑关系接线图及测试结果i.ii.iii. 图1.2 测试74LS28逻辑关系接线图表1.2 74LS28真值表i. 输 入 ii. 输 出 iii. 引脚2 iv. 引脚3v. 引脚1 vi. L vii. L viii. H ix. L x. H xi. L xii. Hxiii. L xiv. L xv. H xvi. Hxvii. L3．测试74LS86逻辑关系接线图及测试结果图1.3 测试74LS86逻辑关系接线图表1.3 74LS68真值表输 入输 出 引脚1引脚2 引脚3 L L L L H H H L H HHL4. 使用74LS00和74LS86设计全加器（输入来源于开关K2、K1和K0，输出送到LED 灯LED1和LED0 上，观察在不同的输入时LED 灯的亮灭情况）。
全加器数电实验报告
全加器数电实验报告1. 引言这篇实验报告旨在介绍全加器的设计和实现过程。
全加器是数字电路中的基本组成部分，用于将两个二进制数相加并产生和与进位输出。
本实验将通过逻辑门电路来实现全加器的功能。
2. 实验目的本实验的主要目的是理解全加器的原理和设计方法。
通过实际操作和观察，加深对数字电路和逻辑门的理解，并学习使用数字电路设计工具进行模拟和验证。
3. 实验材料和设备•数字电路实验板•连接线•逻辑门芯片：与门、或门、异或门、与非门4. 实验步骤4.1 搭建基本电路首先，我们需要使用与门、或门、异或门和与非门来搭建一个全加器电路。
根据全加器的逻辑功能，我们可以通过以下步骤来搭建电路：1.将两个输入数相加的结果与进位输入相连接的异或门。
2.将两个输入数相加的结果与进位输入相连接的与门。
3.将两个输入数相加的结果与进位输入相连接的或门。
4.将两个输入数相加的结果与进位输入相连接的与非门。
4.2 进行模拟验证我们可以使用数字电路设计工具进行模拟验证。
将输入数和进位输入设置为不同的二进制值，并观察和记录输出结果。
4.3 实际搭建电路在实验板上搭建全加器电路，连接逻辑门芯片和输入输出端口，并确保电路连接正确。
4.4 进行实验验证将输入数和进位输入设置为不同的二进制值，并观察和记录输出结果。
5. 结果与分析根据实验结果，我们可以验证全加器的正确性。
当输入为0和0，并且进位输入为0时，输出的和为0，进位输出为0；当输入为0和1，或者输入为1和0，并且进位输入为0时，输出的和为1，进位输出为0；当输入为1和1，并且进位输入为0时，输出的和为0，进位输出为1；当输入为0和0，并且进位输入为1时，输出的和为1，进位输出为0；当输入为0和1，或者输入为1和0，并且进位输入为1时，输出的和为0，进位输出为1；当输入为1和1，并且进位输入为1时，输出的和为1，进位输出为1。
6. 总结与心得通过这个实验，我们深入了解了全加器的原理和设计方法。
实现全加器的实验报告
一、实验目的1. 理解全加器的原理和组成。
2. 掌握半加器、与门、或门等基本逻辑门电路的原理和特性。
3. 学习利用基本逻辑门电路构建全加器。
4. 通过实验加深对数字电路设计和实现过程的理解。
二、实验原理全加器是一种基本的数字电路，用于实现两个二进制数的加法运算。
它由两个半加器和两个与门、一个或门组成。
当两个加数位相加时，全加器可以产生一个和以及一个进位输出。
半加器（hadder）是全加器的基础单元，它由一个异或门（XOR）和一个与门（AND）组成。
异或门负责产生和输出，与门负责产生进位输出。
全加器的原理如下：- 当两个加数位相加时，若两者均为0，则输出和为0，进位为0。
- 若一个加数位为0，另一个为1，则输出和为1，进位为0。
- 若两者均为1，则输出和为0，进位为1。
三、实验设备及器材1. 数字电路实验箱2. 集成芯片（74LS00、74LS10、74LS54、74LS86）3. 导线4. 示波器5. 电源四、实验步骤1. 准备实验器材，搭建半加器电路。
（1）将74LS86（异或门）和74LS00（与门）插入实验箱。
（2）按照图1所示连接半加器电路。
（3）将A、B分别接入电平开关，Y、Z接入发光二极管显示。
（4）通电，观察Y、Z的亮灭情况，验证半加器的逻辑功能。
2. 构建全加器电路。
（1）按照图2所示连接全加器电路。
（2）将A、B、C分别接入电平开关，Y、Z接入发光二极管显示。
（3）通电，观察Y、Z的亮灭情况，验证全加器的逻辑功能。
3. 使用示波器观察全加器的输出波形。
（1）将示波器的探头分别连接到全加器的和输出端和进位输出端。
（2）改变A、B、C的输入值，观察示波器上的波形，分析全加器的逻辑功能。
五、实验结果与分析1. 半加器实验结果：当A、B的输入分别为0、1或1、0时，Y为1，Z为0；当A、B的输入均为0或均为1时，Y为0，Z为0。
验证了半加器的逻辑功能。
2. 全加器实验结果：当A、B、C的输入分别为0、0、0时，Y为0，Z为0；当A、B、C的输入分别为0、0、1时，Y为1，Z为0；当A、B、C的输入分别为0、1、0时，Y为1，Z为0；当A、B、C的输入分别为0、1、1时，Y为0，Z为1；当A、B、C的输入分别为1、0、0时，Y为1，Z为0；当A、B、C的输入分别为1、0、1时，Y为0，Z为1；当A、B、C的输入分别为1、1、0时，Y为0，Z为1；当A、B、C的输入分别为1、1、1时，Y为1，Z为1。
译码与显示电路
(2)译码器的扩展
用两个3-8线译码器74LS138就可以扩展一个4-16线译码器。按图3.2连接逻辑电路， 、 、 、 是逻辑电平开关，通过输出端的LED观察输出结果，并将结果填入自制表格。
图3.2译码器的扩展
(3)利用译码器和门电路，设计一个一位二进制全加器。
2、译码器显示电路实验
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
表3.2译码器的扩展结果记录表
(3)利用译码器和门电路设计一个一位二进制全加器。全加器要实现的真值表如表3.3所示：
输入端
输出端
A
B
C
S
F
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
表3.3一位二进制全加器真值表
由真值表及其化简可以得出各个输出的逻辑表达式，由此得出有译码器和门电路组成的一位二进制全加器的电路原理图如图３.6所示：
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验一(1)：用原理图输入法设计一位全加器
实验一(2)：用原理图输入法设计计数器(74160)和译码器(7448)，顶层用原理图设计
实验目的：
（1）熟悉应用QuartusII编译图形输入；
（2）掌握利用QuartusII对图形输入的仿真；
（3）掌握用图形设计法基本逻辑电路。
二、实验内容：
设计并调试好一个一位二进制全加器及一个计数译码显示器，并用EL-EDA-V型EDA实验开发系统进行系统仿真。
设计一个10计数器用7448及74160设计计数译码显示电路。
三、实验条件：
（1）电脑；
（2）开发软件QuartusII8.1；
（3）设备：EL—EDA—V型
EDA实验开发系统；
（4）拟用芯片：ACEX1K
EP1K100QC208-3；
四、实验设计：
1、(1)异或门与二输入端与非门构成二进制全加器逻辑电路图：
（2）仿真波形：
其封装后：
（1）仿真波形：
（1）显示电路图：
其封装后：
（2）仿真波形：
4、（1）计数译码显示电路结构图：
（2）仿真波形：
5、管脚锁定：
五、设计处理
（1）输入底层设计文本和顶层电路
（2）编译
（3）仿真
（4）选择器件、锁定引脚、再次编译
（5）硬件测试
六、实验结果及总结：
实验过程中，在执行图形输入设计计数译码显示电路的时候，出现ERROR 其原因为将74160的输入端接在高电平上，排除方法为，将高电平改成接地。
在实验中，特别是图形输入设计中，应该先了解芯片的功能，再对芯片进行输入，输出设计，这样才能减少错误的出现。