数电仿真实验报告
数字电路仿真实验实验报告
表（1）逻辑与门输入输出关系
A
B
Y
0
00Biblioteka 1101
1
所以逻辑与门的输入输出关系如式（1）所示。
式（1）
2．测试逻辑与非门的输入输出关系
……
3．测试XXX的输入输出关系
……
数字电路仿真实验实验报告
实验名称
基本逻辑门的使用
学生姓名
学生学号
一、实验目的
1．使用Tina软件测试基本逻辑门电路的输入输出关系，掌握与门、与非门、或门、或非门、非门等常用逻辑门的逻辑关系。
2．熟悉Tina软件的操作环境，掌握逻辑电路的画图和功能测试方法。
二、实验内容
1．测试逻辑与门的输入输出关系
测试电路如图（1）所示，测试结果如表（1）所示。
数电仿真实验报告
数电仿真实验报告数字电路仿真实验报告引言：数字电路仿真实验是电子信息类专业学生在学习数字电路原理与设计课程中的一项重要实践环节。
通过仿真实验，学生可以进一步加深对数字电路的理解，掌握数字电路的设计方法和仿真工具的使用。
本文将结合具体的实验案例，介绍数字电路仿真实验的目的、原理、实验步骤和实验结果。
一、实验目的本次实验的目的是通过使用仿真软件，设计并验证一个简单的数字电路电路原理图，了解数字电路仿真的基本流程，掌握仿真软件的使用方法，并通过仿真结果验证设计的正确性。
二、实验原理数字电路仿真实验是通过计算机软件模拟电路的运行过程，以验证电路设计的正确性。
仿真软件可以模拟电路的输入和输出波形，以及电路中各个元件的工作状态。
在数字电路仿真实验中，我们主要使用Verilog HDL（硬件描述语言）来描述电路结构和功能，并通过仿真软件进行仿真。
三、实验步骤1. 确定实验电路的功能和结构，绘制电路原理图；2. 使用Verilog HDL编写电路的结构描述和功能描述；3. 使用仿真软件加载Verilog HDL代码，并设置仿真参数；4. 运行仿真软件，观察并分析仿真结果；5. 根据仿真结果，对电路进行调试和优化，直至达到预期的功能和性能。
四、实验案例以设计一个4位二进制加法器为例，介绍数字电路仿真实验的具体步骤和过程。
1. 确定实验电路的功能和结构：4位二进制加法器是由4个全加器组成的，每个全加器有两个输入和两个输出。
输入包括两个4位二进制数和一个进位信号，输出为一个4位二进制数和一个进位信号。
2. 绘制电路原理图：根据功能和结构确定电路原理图，将4个全加器按照一定的连接方式组合在一起，形成4位二进制加法器的电路原理图。
3. 使用Verilog HDL编写电路的结构描述和功能描述：根据电路原理图，使用Verilog HDL编写电路的结构描述和功能描述。
结构描述包括各个元件的连接方式和引脚定义，功能描述包括各个元件的逻辑运算和信号传递。
数字逻辑 数字电路仿真实验报告
数字电路仿真 实验报告一、实验目的（1）学会组合逻辑电路的特点；（2）利用逻辑转换仪对组合逻辑电路进行分析与设计。
二、实验内容设计一个4人表决电路。
即如果3人＆或3人以上同意，则通过；反正，则被否决。
用与非门实现。
三、实验原理组合逻辑电路是根据给定的逻辑问题，设计出能实现逻辑功能的电路。
用小规模集成电路实现组合逻辑电路，要求是使用的芯片最少，连线最少。
*用途：表决 *逻辑框图： 输入端 输出端*逻辑功能表InputOutputA1A2A3 A4 ＆ YA1 A2 A3 A4Sum 1000 (任意顺序，只在乎最后结果） >30 1100(任意顺序，只在乎最后结果） 1110(任意顺序，只在乎最后结果） >=311111(任意顺序，只在乎最后结果）电平的个数之和，其和小于3则输出0，表决不成功，其和大于或者等于3则输出1，表决成功。
*逻辑框图：*逻辑功能表inputs and sum output A1 sum A2 sum A3 sumA4 sum 1112 1314 1输入端0 3 10 2 1 3 1 0 2 00 1 1 21 3 10 2 00 11 2 00 1 00 0 1 11 21 3 10 2 00 11 2 00 1 00 01 11 2 00 1 00 01 1 00 0 0输入的数据依次相加，若最后和的结果大于等于3则输出1，否则输出0四、实验步棸1、编写源代码。
(1)打开QuartusⅡ软件平台，点击File中得New Project新建工程，将工程名称建得跟文件夹名称一样为ren。
在File 中New建立一个VHDL文件。
VHDL语言设计如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ren ISPORT (A1,A2,A3,A4:IN STD_LOGIC;Y:OUT STD_LOGIC);END;ARCHITECTURE bhv OF ren ISBEGINPROCESS(A1,A2,A3,A4)VARIABLE SUM:INTEGER RANGE 0 TO 4;BEGINSUM:=0;IF A1='1'THEN SUM:=SUM+1;END IF;IF A2='1'THEN SUM:=SUM+1;END IF;IF A3='1'THEN SUM:=SUM+1;END IF;IF A4='1'THEN SUM:=SUM+1;END IF;IF SUM>=3 THEN Y<='1';ELSE Y<='0';END IF;END PROCESS;END;(2)点击File/Save as以“.vhd”为扩展名存盘文件，命名为“ren.vhd”,保存时勾选“Add file to current file”选项。
数字电路仿真实训实验报告
课程设计（大作业）报告课程名称：数字电子技术课程设计设计题目：多功能数字时钟的设计、仿真院系：信息技术学院班级：二班设计者：张三学号：79523指导教师：张延设计时间：2011年12月19日至12月23日信息技术学院昆明学院课程设计（大作业）任务书一、设计目的为了熟悉数字电路课程,学习proteus软件的使用，能够熟练用它进行数字电路的仿真设计，以及锻炼我们平时独立思考、善于动手操作的能力，培养应对问题的实战能力，提高实验技能，熟悉复杂数字电路的安装、测试方法，掌握关于多功能数字时钟的工作原理，掌握基本逻辑们电路、译码器、数据分配器、数据选择器、数值比较器、触发器、计数器、锁存器、555定时器等方面已经学过的知识，并能够将这些熟练应用于实际问题中，我认真的动手学习了数字时钟的基本原理，从实际中再次熟悉了关于本学期数字电路课程中学习的知识，更重要的是熟练掌握了关于proteus软件的使用，收获颇多，增强了自己的工程实践能力。
另外，数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。
而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。
且由于数字钟包括组合逻辑电路和时叙电路。
通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
二、设计要求和设计指标设计一个数字时钟，具有“秒”、“分”、“时”计时和显示功能。
小时以24小时计时制计时；具有校时功能，能够对“分”、“时”进行调整；能够进行整点报时，报时规则为：在59Min51s后隔秒发出500Hz的低音报时信号，在59min59s时发出1kHz的高音报时信号，声响持续1s。
数电仿真实验报告
数电仿真实验报告
《数电仿真实验报告》
实验目的：
本次实验的目的是通过数电仿真软件进行数字电路的设计和仿真，以加深对数字电路原理的理解，并掌握数字电路设计和仿真的基本方法。
实验内容：
本次实验分为两个部分：第一部分是基本逻辑门的设计和仿真，包括与门、或门、非门等；第二部分是组合逻辑电路的设计和仿真，包括多路选择器、加法器等。
实验步骤：
1. 打开数电仿真软件，创建新的仿真项目。
2. 依次设计并仿真与门、或门、非门等基本逻辑门，观察输入输出关系。
3. 设计并仿真多路选择器、加法器等组合逻辑电路，验证其功能和正确性。
4. 对仿真结果进行分析和总结，发现问题并进行修正。
实验结果：
通过数电仿真软件的实验，我们成功设计和仿真了各种基本逻辑门和组合逻辑电路，并且验证了其功能和正确性。
在实验过程中，我们发现了一些问题并进行了修正，最终得到了满意的结果。
实验总结：
本次实验通过数电仿真软件进行数字电路的设计和仿真，使我们对数字电路原理有了更深入的理解，并掌握了数字电路设计和仿真的基本方法。
同时，也锻炼了我们的动手能力和分析问题的能力。
相信通过这次实验，我们对数字电路
的理解会更加深入，为以后的学习和工作打下坚实的基础。
通过这次实验，我们不仅学会了如何使用数电仿真软件进行数字电路的设计和仿真，还加深了对数字电路原理的理解，为以后的学习和工作打下了坚实的基础。
希望通过不断的实践和学习，我们能够更加深入地理解数字电路的原理，并能够应用到实际的工程项目中去。
数字电路仿真报告
第二部分、数字电路部分四、组合逻辑电路的设计与测试一、实验目的1、掌握组合逻辑电路的设计的设计与测试方法。
2、熟悉EWB中逻辑转换仪的使用方法。
二、实验内容设计要求：有A、B、C三台电动机，要求A工作B也必须工作，B工作C也必须工作，否者就报警。
用组合逻辑电路实现。
三、操作1、列出真值表，并编写在逻辑转换仪中“真值表”区域内，将其复制到下ABC 输入，输出接彩色指示灯，验证电路的逻辑功能。
将连接的电路图复制到下表中。
五、触发器及其应用一、实验目的1、掌握基本JK、D等触发器的逻辑功能的测试方法。
2、熟悉EWB中逻辑分析仪的使用方法。
二、实验内容1、测试D触发器的逻辑功能。
2、触发器之间的相互转换。
3、用JK触发器组成双向时钟脉冲电路，并测试其波形。
三、操作1、D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为nn D+1Q=其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器。
图2.5.1为双D 74LS74的引脚排列及逻辑符号。
图2.5.1 74LS74的引脚排列及逻辑符号在EWB中连接电路如图2.5.2所示，记录表2.5.1的功能表。
图2.5.2在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。
但可以利用转换的方法获得具有其它功能的触发器。
在T ′触发器的CP 端每来一个CP 脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中，其状态方程为：1nn Q Q +=。
同样，若将D 触发器Q 端与D 端相连，便转成T ′触发器。
如图2.5.3所示。
QQ图2.5.3 D 转成T ′在EWB 中连接电路如图2.5.4所示，测试其功能。
图2.5.4 D 转成T ′触发器3、双向时钟脉冲电路的测试。
①、按图2.5.5用JK 触发器和与非门组成双向时钟脉冲电路。
图2.5.5Q、CPA、CPB接入逻辑分析仪的输入端，把设②、CP用10Hz时钟源，将CP、Q、③、在逻辑分析仪面板中设置内时钟频率为100Hz，把逻辑分析仪显示波形复制到下六计数器和译码显示电路的应用一、实验验目的1、掌握中规模集成计数器的使用及其功能测试方法。
数字电路实训报告
一、设计目的及要求：（一）实验目的：1. 通过实验培养学生的市场素质，工艺素质，自主学习的能力，分析问题解决问题的能力以及团队精神。
2. 通过本实验要求学生熟悉各种常用中规模集成电路组合逻辑电路的功能与使用方法，学会组装和调试各种中规模集成电路组合逻辑电路，掌握多片中小规模集成电路组合逻辑电路的级联、功能扩展及综合设计技术，使学生具有数字系统外围电路、接口电路方面的综合设计能力。
（二）实验要求1. 数字显示电路操作面板：左侧有16个按键，编号为0到15数字，面板右侧有2个共阳7段显示器。
2. 设计要求：当按下小于10的按键后，右侧低位7段显示器显示数字，左侧7段显示器显示0；当按下大于9的按键后，右侧低位7段显示器显示个位数字，左侧7段显示器显示1。
若同时按下几个按键，优先级别的顺序是15到0。
二、电路框图及原理图原理图概要:数字显示电路由键盘、编码、码制转换、译码显示组成。
各部分作用：1. 键盘：用于0~15数字的输入。
可以由16个自锁定式的按键来排列成4×4键盘。
2.编码：采用两片74ls148级联来完成对0~15的编码，并且是具有优先级的编码。
3.码制转换：本电路采用了2个74ls00、1个74ls04、1个74ls283来完成对0~15出事编码的码制转换，转换成个位与十位的8421bcd码，为下一步的解码做准备。
4.译码显示：本电路采用了两个74ls47分别对码制转换后的bcd码进行译码，并且由这两个芯片分别驱动两片七段共阳极数码管。
原理图：三、设计思想及基本原理分析：篇二：数电实验实验报告数字电路实验报告院系：电气工程学院专业：电气工程极其自动化班级：09级7班姓名：王哲伟学号：2009302540221 实验一组合逻辑电路分析一．试验用集成电路引脚图74ls00集成电路 74ls20集成电路四2输入与非门双4输入与非门二．实验内容 1.实验一x1abdabcd按逻辑开关，“1”表示高电平，“0”表示低电平2.5 vc示灯：灯亮表示“1”，灯灭表示“0”自拟表格并记录: 2.实验二密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。
数电实验仿真报告
数电实验仿真报告实验一 组合逻辑电路设计与分析 一、实验目的（1）学会组合逻辑的特点（2）利用逻辑转换仪对组合逻辑电路进行分析与设计 二、实验原理组合逻辑电路是一种重要的数字逻辑电路：特点是任何时候的输出仅仅取决于同一时刻输入信号的取值组合。
根据电路确定功能，是分析组合逻辑电路的过程。
三、实验内容 （1）、利用逻辑转换仪对已知逻辑电路进行分析。
XLC1A BU1A 74LS136DU2A 74LS136DU3A 74LS04DU4A 74LS04DU5B 74LS04DU6C 74LS136D所以这是一个四位输入信号的奇偶校验电路。
（2）、根据要求利用逻辑转换仪进行逻辑电路分析。
火灾报警系统分析如下：生成的报警控制信号电路如下：A B C44454647484950四、思考题设计一个4人表决器，3人或3人以上同意则通过。
利用逻辑转换仪得真值表和表达式如下：根据真值表和表达式得逻辑电路如下：A B C D6566676869 7071727374757677787980818283 84利用逻辑转换仪对下图所示逻辑电路进行分析。
XLC1A BU1A 74LS04DU2B74LS04D U3C 74LS04DU4A 74LS00D U6B 74LS00DU7B74LS10D U8A74LS10D5623478910分析如下 实验二 编码器、译码器电路仿真实验 一、实验目的（1）掌握编码器、译码器的工作原理。
（2）常见编码器、译码器的作用。
二、实验原理（1）编码是指在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。
能完成编码功能的电路统称为编码器。
（2）译码是编码的逆过程，将输入的每个二进制代码赋予的含义翻译出来，给出相应的输出信号。
三、实验内容 （1）、8－3线优先译码器（2）、1型冒险电路仿真实验V11kHz 5 VXSC1A BExt Trig++__+_U2A74LS04DU1A74LS08D（3）、多输入信号同时变化时的冒险电路V11MHz5 VXSC1A B Ext Trig++_ _+_U1A 74LS04DU2B74LS09DU3C74LS09DU4B74LS32DGNDVDD 5V（4）、多输入信号同时变化时的冒险消除电路V11MHz5 V XSC1A B Ext Trig++_ _+_U1A 74LS04DU2B74LS09DU3C74LS09DU4B74LS32DGNDVDD5VU5A74LS09DU6A74LS32D四、思考题如图3-5所示电路是否存在竞争冒险现象，若存在如何消除？U1A74LS04D U2A74LS02D U2B74LS02DU2C74LS02D2341567ABCF图表 1 思考题电路做出该电路所对应的卡诺图如下BC A 00 01 11 10 0 0 1 1 0 111因为卡诺图中填1的格所形成的卡诺图有两个相邻的圈相切，故可知电路存在竞争冒险的可能。
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实验一 ：组合逻辑电路设计与分析一、 实验目的（1） 掌握组合逻辑电路的特点；（2） 利用组合逻辑转换仪对组合逻辑电路进行分析。
二、 实验原理组合逻辑电路是一种重要的数字逻辑电路：特点是任何时刻的输出仅仅取决于同一时刻的输入信号的取值组合。
根据电路的特定功能，分析组合逻辑电路的过程。
三、 实验电路及步骤（1） 利用逻辑转换仪对已知电路进行分析 实验连接图如下：U1A74LS136DU1B74LS136DU1C 74LS136DU2A 74LS04DU2B 74LS04DU2C 74LS04DXLC1A B真值表和逻辑表达式如下：（2） 根据要求利用逻辑转换仪进行逻辑电路分析。
问题的提出：火灾报警器只有在烟感、温感和紫外线三种不同类型的火灾探测器中两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号。
四、 思考题（1） 设计一个四人表决电路。
如果3人或者3人以上同意，则通过；反之，则被否决。
用与非门实现。
（2） 利用逻辑转换仪对下图所示逻辑电路进行分析U1A 74LS04D U2A74LS00D U1B 74LS04DU1C 74LS04DU2B74LS00DU3A74LS10D U3B74LS10D 24XLC1A B135678910五、实验体会实验二：编码器、译码器电路仿真实验一、实验目的（1）掌握编码器、译码器的工作原理。
（2）常见编码器、译码器的作用。
二、 实验原理数字信号不仅可以用来表示数，还可以用来表示各种指令和信息。
通过编码和译码来实现。
（1）编码是指在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。
能完成编码功能的电路统称为编码器。
（2）译码是编码的逆过程，将输入的每个二进制代码赋予的含义翻译出来，给出相应的输出信号。
U174LS148DA 09A 17A 26G S14D 313D 41D 52D 212D 111D 010D 74D 63E I 5E O 15U274LS138DY 015Y 114Y 213Y 312Y 411Y 510Y 69Y 77A1B 2C 3G 16~G 2A 4~G 2B 5图2-1 编码器74LS148D 和译码器74LS138D三、实验电路（1）8-3线优先编码器 实验电路图如下：J1Key = 0J2Key = 1J3Key = 2J4Key = 3J5Key = 4J6Key = 5J7Key = 6J8 Key = 7U174LS148DA09A17A26GS14D313D41D52D212D111D010D74D63EI5EO15J9Key = SpaceA25 VA05 VGS5 VEO5 VVDD5V A15 V利用九个单刀双掷开关切换8位信号输入端和选通输入端输入的高低电平状态。
利用5个探测器观察3位信号输入端、选通输入端、优先标志输出信号的高低电平状态。
8-3线优先编码器真值表如下：输入端输出端EI Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 A1 A0 GS E0（2）3-8线译码器实验图如下：U174LS138D Y015Y114Y213Y312Y411Y510Y69Y77A 1B 2C 3G16~G2A 4~G2B5J1Key = SpaceVCC5VR11kΩY05 VR21kΩR31kΩJ2Key = SpaceJ3Key = SpaceY15 VY25 VY35 VY45 VY55 VY65 VY75 V123456VCC7891011121314利用三个单刀双掷开关切换二路输入端输入的高低电平的状态。
利用8个探测器观察8路输出端输出信号的高低电平状态。
使能端G1接高电平，G2A 、G2B 接低电平。
3-8译码器真值表如下：输入端输出端 G1 G2A G2B A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7四、思考题（1）利用两块8-3线优先编码器74LS148D 设计16-4线优先编码器，然后仿真验证16-4线优先编码器的逻辑功能。
（2）利用两块3-8线译码器74LS38D设计4—16线译码器，然后仿真验证4—16线译码的逻辑功能。
五、实验体会实验三：触发器带电路仿真实验一、实验目的（1） 掌握边沿触发器的逻辑功能；（2） 逻辑不同边沿触发器逻辑功能之间的相互切换。
二、实验原理触发器是构成时序逻辑电路的基本逻辑单元，具有记忆、存储二进制信息的功能。
从逻辑功能上将触发器分为RS 、D 、JK 、T 、T ’等几种类型，对于逻辑功能的描述又真值表、波形图、特征方程等几种方法。
边沿触发器指只在CP 上升或下降沿到来时接收此刻的输入信号，进行状态转换，而其他时刻的输入信号的变化对其没有影响的电路。
集成触发器异步置位、复位功能。
三、实验电路及步骤（1）D 触发器仿真电路，接线图如图所示：XSC1ABCDGTU1A74LS74D1D21Q5~1Q6~1CLR11CLK 3~1PR4VDD5VV11kHz 5 VJ1Key = SpaceJ2Key = SpaceJ3Key = SpaceJ4Key = SpaceX12.5 V真值表如下（输入1表示高电平，0表示低电平；输出1表示灯亮，0表示灯灭）：输入端现态次态 CP ~CLR ~PR D Qn Qn+1分析结果：通过上述真值表，我们可以看到，~CLR 和~PR 两个端子的工作不受时钟脉冲的牵制，二者为无效电平时，该触发器才实现正常的D 触发器功能，即D Q n =+1，输出状态始终与脉冲上升沿到来前的瞬间D 的状态保持一致。
通过示波器的观察，也可以证明这一点，~CLR 和~PR 为无效电平时，次态Q 的变化始终在脉冲的上升沿处；而由~CLR 和~PR 引起的变化却可以出现在任何时候，不必非在时钟变化之处。
在仿真中我发现，当~CLR 和~PR 同时为低电平时，输出信号是与D 保持一致的。
应该说，这种工作状态并不是我们所希望的。
虽然于功能没影响，但是~CLR 和~PR 同时为有效电平仍是不被允许的。
（2）JK 触发器仿真电路图如图所示：XSC1ABCDG TU1A74LS112D1Q5~1Q6~1PR41K2~1CLR151J 31CLK 1V11kHz 5 VVDD5VJ1Key = SpaceJ2Key = SpaceJ3Key = SpaceJ4Key = SpaceJ5Key = SpaceX12.5 V真值表如下：CP ~CLR ~PR J K Qn Qn+1分析结果：通过上述真值表，我们可以看到，~CLR和~PR两个端子的工作不受时钟脉冲的牵制，当二者为无效电平时，该触发器才实现正常的JK触发器功能，即nnn QKQJQ+=+1，输出状态始终与脉冲下降沿到来前的瞬间J、K及nQ的状态相关。
通过示波器的观察，也可以证明，当JK触发器在正常实现其功能时，次态Q的变化始终在脉冲的下降沿处，而由~CLR和~PR引起的变化却可以出现在任何时候，不必非在时钟变化之处，二者的控制是异步的。
在仿真中我发现，当~CLR和~PR同时为低电平时，输出信号为1。
应该说，这种工作状态也不是我们所希望的。
虽然影响不会影响到JK触发器的功能，但是~CLR和~PR还是不要同时为有效电平的好。
四、思考题由于D触发器器方便，JK触发器功能最完善，怎样将JK触发器和D触发器分别转换为T触发器。
五、实验体会实验四：计数器电路仿真实验一、实验目的（1）了解计数器的日常应用和分类。
（2）熟悉集成计数器逻辑功能和其各控制端作用。
（3）掌握计数器的使用方法。
二、实验原理统计输入脉冲个数的过程叫计数。
能够完成计数工作的电路称做计数器。
计数器的基本功能是统计时钟脉冲的个数，即实现技术操作，也可由于分频、定时、产生节拍脉冲等。
二进制计数器是构成其他计数器的基础。
74LS161D 是常见的二进制加法同步计数器，74LS191D 是常见的二进制加/减同步计数器。
若一计数器的计数长度（模）为10，则该计数器称为十进制计数器。
三、实验电路及步骤（1）74LS161D 构成的二进制加法同步计数器，电路图如下： VCC5VU174LS161DQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D6ENP 7ENT 10~LOAD 9~CLR 1CLK2GNDV11kHz 5 VJ1Key = AJ2Key = BJ3Key = CJ4Key = DU2DCD_HEXX1 2.5 VXLA1C Q T1FBusBusLn1Ln2Ln3Ln4Ln1Ln2Ln3Ln4BusL n 4L n 3L n 2L n 1该电路采用总线方式进行连接利用J1~4四个单刀双掷开关可切换74LS161D 第7、10、9、1脚输入的高低电平状态。
74LS161D 第3、4、5、6脚同时接高电平，第15脚接探测器。
V1为时钟信号，利用逻辑分析仪观察四位二进制输出端，进位端和时钟信号端的波形。
利用J1、J2、J3、J4四个单刀双掷开关进行切换，同时观察数码管U2的输出信号，实验表明，当~LOAD端和~CLR端为高电平时，数码管依次显示0—9—A—F。
观察探测器X1，发现当该计数器记满时，探测器X1亮，表明进位输出端有进位且高电平有效。
逻辑分析观察仪的结果如图5-2，它的6—9端子依次对应161上的QA—QD四个端子。
可以看出，以6端为最低位、9端为最高位的四位二进制数的变化恰是由0000—1111的依次递增。
其结果与表给定的功能是相吻合的。
改变时钟信号V1的幅度，若减小得过多，则数码管和逻辑分析仪显示将没有结果，因为电平太低而不能产生有效的脉冲；若增大时钟信号V1的频率，数码管上显示的数字的的循环频率加大，逻辑分析仪若不作调整，其上6—9端子上的波形变化将变慢。
（2）2.74LS191D构成的二进制加/减同步计数器实验步骤四、实验体会10。