数字频率计仿真实验报告
数字频率计实训报告
ALE/ :党访问外部存储器时，地址锁存允许是一输出脉冲，用以锁存地址的低8位字节。当在Flash编程时还可以作为编程脉冲输出（ ）。
一般情况下，ALE是以晶振频率的1/6输出，可以用作外部时钟或定时目的。但也要注意，每当访问外部数据存储器时将跳过一个ALE脉冲。
1.1课题背景
数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。它是一种用十进制数字显示被测信号频率的数字测量仪器。它的基本功能是测量正弦信号，方波信号及其他各种单位时间内变化的物理量。在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。
当执行内部编程指令时， 应该接到VCC端。
·XTAL1：振荡器反相放大器以及内部时钟电路的输入端。
·XTAL2：振荡器反相放大器的输出端。
在本次设计中，采用89C51作为CPU处理器，充分利用其硬件资源，结合D触发器Cቤተ መጻሕፍቲ ባይዱ4013，分频器CD4060，模拟转换开关CD4051，计数器74LS90等数字处理芯片，主要控制两大硬件模块，量程切换以及显示模块。下面还将详细说明。
2.1系统硬件的构成
本频率计的数据采集系统主要元器件是单片机AT89C51，由它完成对待测信号频率的计数和结果显示等功能，外部还要有分频器、显示器等器件。可分为以下几个模块：放大整形模块、秒脉冲产生模块、换档模拟转换模块、单片机系统、LCD显示模块。
各模块关系图如图2所示：
图2数字频率计功能模块
2.2系统工作原理图
关键词：频率测量,频率计,单片机,LED显示
目录
摘要…………………………………………………………………………………………1
实验六基于Multisim8的简易数字频率计仿真
闸门
门控
B 放大 整形
S2
1000Tx
1Tx
10Tx 100Tx
÷10
÷10
计数锁存译码 显示系统
÷10
四、实验参考电路
（1）控制时序产生电路
图4.8.5 是由秒脉冲发生器（可由晶体振荡器和 多级分频器组成）和可重触发单稳态74LS123 组成
的控制时序产生电路。秒脉冲发生器产生脉冲宽度 为的定时脉冲，74LS123单稳态电路产生锁存和清 零脉冲。（仿真软件Multisim 8的元件库中，没有 74LS123单稳态电路，可用555定时器组成单稳态 电路）。 5V
4. 闸门电路
闸门电路由与门组成，该电路有两个输入端和一 个输出端，输入端的一端，接门控信号，另一端接 整形后的被测方波信号。闸门是否开通，受门控信 号的控制，当门控信号为高电平“1”时，闸门开启； 而门控信号为低电平“0”时，闸门关闭。显然，只 有在闸门开启的时间内，被测信号才能通过闸门进 入计数器，计数器计数时间就是闸门开启时间。可 见，门控信号的宽度一定时，闸门的输出值正比于 被测信号的频率，通过计数显示系统把闸门的输出 结果显示出来，就可以得到被测信号的频率。
5. 电子计数器测量周期
当被测信号频率比较低时，用测量周期的方法来 测量频率比直接测量频率有更高的准确度和分辨率， 且便于测量过程自动化。该测量方法在许多科学技 术领域中都得到普遍使用。图4.8.4是用电子计数器 测量信号周期的原理方框图。
晶振
Tx
时基 分频
1µs
S1 Tc
10µs 1ms 100µs Tx1
①可控制的计数、锁存、译码显示系统； ②石英晶体振荡器及分频系统（可用Multisim 8中
的函数发生器替代）；
数字频率计实验报告
考虑到测量方便，将数字频率计划分为四档：10～99Hz 、100～999Hz 、1000～9999Hz 、10000～99999Hz 。
这样可以保证每一档三位有效数字，而且第三位有效数字误差在±2以内时即可达到精度要求。
三个输入信号：待测信号、标准时钟脉冲信号和复位脉冲信号。
设计细化要求：频率计能根据数字频率计设计计双0102 雷昊 2001011830786一、课程设计内容及要求本次课程设计要求设计并用FPGA 实现一个数字频率计，具体设计要求如下：测量频率范围： 10Hz ～100KHz 精度： ΔF / F ≤ ±2 %系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED 发光二极管编程语言：Verilog HDL / VHDL二、系统总体设计输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。
基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如上图所示。
三、系统及模块设计与说明如左图所示为数字频率计测量频率的原理图。
已知给定标准时钟脉冲高电平时间，将此0T 高电平信号作为计数器闸门电平，通过计数器得到时间内待测脉冲的个数N ，则有。
由图示可以看出，一个闸门电平时间内0T 0T Nf计数的最大误差为N ±1，为保证误差要求取N ≥100。
经计算，四档的闸门电平时间分0T 别为10s 、1s 、0.1s 和0.01s 。
仅对计数器计数值N 进行简单的移位即可得到结果。
产生闸门电平的工作由分频器完成。
分频器采用计数分频的方法，产生计数闸门电平和一系列控制脉冲，并接受计数器和控制器的反馈。
控制器主要用来判断计数器计数是否有效，从而控制档位转换，锁存器打开、关闭和设定值。
计数器在分频器和控制器的作用下对输入待测信号计数，并把计数值输出，在计数溢出时向控制器和分频器发送溢出脉冲。
数字频率计设计实验报告
成绩指导教师日期张歆奕2011-5-12 五邑大学实验报告实验课程名称：电子系统EDA院系名称：信息学院专业名称：通信工程实验项目名称：实验3 数字频率计班级：AP08054 学号：AP0805422 报告人：彭志敏实验3 数字频率计一、实验目的1、学会利用Quartus II 进行层次化设计；2、练习混合设计输入方法；3、巩固用实验箱验证设计的方法。
二、频率计的原理数字频率计是用来测量输入信号的频率并显示测量结果的系统。
一般基准时钟的高电平的持续时间为01T S ，若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ，选择不同的0T ，可以得到不同的测量精度。
一般0T 越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。
下面是数字频率计测量原理示意图（图一）：▲图一：数字频率计测量原理示意图三、频率计设计及其简要说明（可分模块进行说明）数字频率计可由三模块组成，控制模块、计数模块、锁存显示模块。
下面先介绍顶层设计，然后分模块介绍。
1.顶层设计。
改频率计顶层设计采用原理设计，主要包过6个10进制计数器，一个门控制电路和一个锁存器。
输入引脚包括时钟信号CLK 和复位按钮reset 以及待测频率信号输入端signer ，输出引脚一个24位output 。
▲图二：数字频率计顶层设计原理图2.控制模块。
控制模块是此次设计的设计重点和难点，在标准时钟的作用下，它需要提供计数模块的时钟信号和周期为2秒的控制信号，还要提供锁存器必要时候的锁存允许信号，在一定时候锁存计数器测得的频率值。
主要由门电路和D 触发器构成，下面是控制模块原理图（图三）和时序图（图四）。
▲图三控制模块原理图▲图四控制模块时序图3.计数模块。
计数模块有六个相同的十进制计数器构成，各级计数器之间采用级联方式。
计数器就就采用参数化宏单元调用即可。
下图是参数化宏单元计数器生成的符号（图五）：▲图五 10进制计数器4.锁存显示模块。
EDA实验报告数字频率计
河南工业大学EDA技术实验报告
专业电科班级1202 姓名高兆华学号201216030211
实验地点6316+ 6515 实验日期2014-11-25成绩评定
一、实验项目
简易数字频率计
二、实验目的
根据已经学习的有关知识，如计数器、锁存器、扫描器、译码器、分频器等，再根据频率的定义，我们来设计一个简易的数字频率计，它的计数范围在0~99999999Hz 之间，并让误差尽可能的小，所以根据这个定义我们很容易想到它所用到的核心原理与模块。
三、实验原理
计数器模块：
分频器模块：
数码管显示模块：
32位译码器模块：
电路原理图：
四、仿真结果及分析
五、硬件验证过程及结果分析
我用CLOCK9作为输入频率，用CLOCK0作为待测信号，通过连接CLOCK0上的跳帽可以改变待测信号的频率。
通过验证，基本可以测出待测信号的频率，并且误差范围较小，基本满足了实验要求。
六、实验总结
通过这次频率计的设计，让我对以往所学的模块又进行了一次系统的复习。
因为这是一个比较综合的实验，涉及到的模块知识也比较多。
这就要求我们既要弄懂各个模块的功能和作用，又能够把各个模块相融合。
通过不断的编译仿真，终于得到了我想要的实验结果，同时也系统的将以往所学内容进行了一下总结，这是一次受益匪浅的实践。
频率计实验报告1
简易的数字频率计实验报告逻辑与数字系统设计——实验部分作者姓名班级学号一、实验目的1．学习数字系统设计的步骤和方法；2．学习QUARTUS II的编译环境，和VHDL编程语言；3．熟悉ALTERA公司的MAX7000S系列的使用及程序下载方法；二、实验内容本实验要求设计并实现简易的数字频率计电路，要求可以实现以下功能：(1) 频率计的频率测量范围：最低要求0~9999Hz。
(2) 闸门时间为1s，测量结果以十进制数字显示。
(3) 设计一位复位键，对频率计进行清零复位。
(4) 利用实验箱上的四个七段数码管显示频率计结果，要求显示结果稳定，无闪烁。
三、实验任务1. 设计频率计的原理图，完成频率计子模块的功能设计；2. 在QUARTUS II环境下，建立新工程文件；3. 新建VHDL文件，完成各个子模块的VHDL编程，并利用QuartusII的工具生成相应的原理图文件；4. 在QUARTUS II环境下，新建原理图文件（注意：原理图文件名应与新建的工程文件名相同），完成各个模块之间的电路连接；5. 电路的功能仿真，验证设计的正确性；6. 为电路分配输入输出引脚，生成.pof文件；6. 下载.pof文件到MAX7128SL84-15；7. 连接MAX7128SL84-15与实验箱，并利用信号发生器和示波器检验频率计是否正常工作并测试频率计的相对误差；8. 撰写实验报告。
四、考核方法实验成绩由三个部分组成：考核内容所占分值频率计设计合理，编译通过，功能仿真结果正确30分程序可以正常下载，连接实验箱后频率计能够正常工作30分频率计工作稳定性好，误差小，测量范围广（1.2MHz以上）10分实验报告内容详实，叙述准确30分五、实验原理5.1 Max7000S系列开发板简介MAX7000系列是高密度，高性能的CMOS CPLD，采用先进的0.8um CMOS E2PROM技术制造。
MAX7000系列提供600-5000个可用门，引线端子到引线端子的延时为6ns。
数字频率计实验报告
2011年电子技术实验实验报告频率计一、概述数字频率计是使用领域非常广泛的测量仪器，在计算机、通讯设备、音频视频等科研生产领域不可缺少。
通过十进制数字显示被测信号频率，具有测量迅速，精度高，显示直观等诸多优点。
本实验中，我们使用VHDL开发FPGA的一般流程，采用频率计开发的基本原理和相应的测量方案，在FPGA实验开发板进行数字频率计的设计和实现。
数字频率计是数字电路中的一个典型应用，随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。
本次的频率计设计主要是顶层设计，通过各个模块综合使用，学习常用的数字系统设计方法。
采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。
在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。
该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。
本实验，我采用硬件描述语言VHDL，在软件开发平台ISE上完成，该设计的频率计能准确的测量频率在10Hz到100MHz之间的信号。
使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到FPGA上。
VHDL主要用于描述数字系统的结构、行为、功能和接口。
除了含有许多具有硬件特征的语句外，VHDL的语言形式，描述风格以及句法十分类似于一般的计算机高级语言。
VHDL的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（又称为可视部分，即端口）和内部（又称为不可视部分），即设计实体的内部功能和算法完成部分。
在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。
这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
数字频率计设计实验报告
数字频率计设计实验报告1.实验目的本实验旨在通过设计数字频率计的电路，使学生掌握数字电路的设计与运用，加深对计数器、分频器等数字电路的理解，同时熟悉数字电路及测量方法。
2.实验原理数字频率计的原理基于时间测量，将待测信号的周期或频率转化为时间或计数值，再转化为显示在数码管上的频率或周期。
其电路主要由时基、型切换及显示部分组成。
时基部分是实现数字频率计最核心的部分，具有准确的定频测量功能。
根据时基频率的稳定性，数字频率计还可分为光学时基式和晶体时基式，后者是目前数字频率计设计中较为主流和有效的方案。
型切换部分是将输入信号的周期或频率转化为电平，经一个比较器进行比较，输出脉冲后送到后端的计数器。
可分为一级型切换和两级型切换，一级型切换分频系数较小，能测量的频率范围较宽，但精度相对较低；两级型切换分频系数较多，能够实现更高的精度，但测量范围相对较窄。
显示部分主要由解码器、数码管、驱动器等构成，将计数器输出的数字部分经过解码器解码，以驱动数码管显示实际测量结果。
3.实验内容3.1电路设计本实验按照晶体时基式数字频率计的设计原理，设计一个简单的频率计电路。
时基部分采用简单的晶体振荡器电路，输入3V的电源电压，晶体振荡频率为6M，采用CD4066B型CMOS开关实现时填充寄存器与计数控制部分的切换。
型切换部分采用两级型切换，以加强精度，输入信号经过第一级分频后送到S1端，S1端接CD4066B的开关控制引脚，在S1位置上的6dB衰减电阻衰减输入信号再经过第二级分频后进入计数控制部分。
显示部分采用三片74LS47数码管显示器驱动芯片将数码转移至共阴数码管，选用CD4052B组成的位选开关循环驱动数码管。
3.2电路测试将方法频率计电路搭建完成后，接通电源，输入300Hz、3kHz、30kHz和300kHz的信号，观察数码管的测量结果。
并与示波器进行对比，计算相对误差。
4.实验结果通过实验测试，本设计可以稳定地测量300Hz至300kHz范围内的信号频率，并且测量误差相对较小。
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上海电力学院课题名称数字频率计课题代码 201 院（系）电力与自动化工程学院专业电气工程及其自动化班级学号及姓名时间指导教师签名：教研室主任（系主任）签名：任务书一、目的1、了解并掌握电子电路的一般设计方法，具备初步的独立设计能力。
2、通过查阅手册和文献资料，进一步熟悉常用电子器件的类型和特性，并掌握合理选用的原则；进一步掌握电子仪器的正确使用方法。
3、学会使用EDA软件Multisim对电子电路进行仿真设计。
4、初步掌握普通电子电路的安装、布线、调试等基本技能。
5、提高综合运用所学的理论知识独立分析和解决问题的能力，学会撰写课程设计总结报告；培养严肃认真的工作作风和严谨的科学态度。
二、设计内容、要求及设计方案1、任务设计并制作1个数字式频率计。
2、基本要求1）被测信号为TTL脉冲信号。
2）显示的频率范围为00~99Hz。
3）测量精度为±1 Hz。
4）用LED数码管显示频率数值。
3、扩展部分1）输入信号为正弦信号、三角波，幅值为l0mV。
2）显示的频率范围为0000~9999Hz。
3）提高测量的精度至0.1Hz。
4、设计方案频率是指单位时间（1s）内信号振动的次数。
从测量的角度看，即单位时间测得的被测信号的脉冲数。
电路的方框图如图1所示。
被测信号送入通道，经放大整形后，使每个周期形成一个脉冲，这些脉冲加到主门的A输入端，门控双稳输出的门控信号加到主门的B输入端。
在主门开启时间内，脉冲信号通过主门，进入计数器，则计数器记得的数，就是要测的频率值。
图1 数字式频率计框图如果主门的开启时间为T s，计数器累积的数字为N，则被测的频率为f O＝N/T。
5、可选元器件锁存器74LS273；计数器74LS90;定时器555；单稳态触发器74LS123;显示译码器74LS47；共阳极数码管：电阻、电容若干。
三、设计进度安排（时间及地点）第19周：讲授设计方法；学生上机进行仿真设计、答疑；仿真实现设计课题，演示仿真设计结果，经指导教师认可。
领取面包板和元器件。
第20周：安装电子电路，在电子实验室调试，指导教师指导。
调试通过后，演示硬件设计结果，由指导教师验收签字，拍照留档。
周五进行答辩，上交课程设计报告。
电自楼指定办公室、电子实验室。
四、考核形式及成绩评定办法设计过程中的工作表现、答疑情况；仿真设计结果演示、硬件设计作品演示；答辩。
5级分制。
一、整体方案设计频率是周期信号每秒钟内所含的周期数值。
可根据这一定义采用如图1-1所示的算法。
图1-2是根据算法构建的方框图。
图1-1 频率测量算法示意图被测信号图1-2频率测量算法对应的方框图在测试电路中设置一个闸门产生电路，用于产生脉冲宽度为1s 的闸门信号。
该闸门信号控制闸门电路的导通与开断。
让被测信号送入闸门电路，当1s 闸门脉冲到来时闸门导通，被测信号通过闸门并到达后面的计数电路（计数电路用以计算被测输入信号的周期数），当1s 闸门结束时，闸门再次关闭，此时计数器记录的周期个数为1s 内被测信号的周期个数，即为被测信号的频率。
但是这一算法在被测信号频率很低时便呈现出严重的缺点，例如，当被测信号为0.5Hz 时其周期是2s ，这时闸门脉冲仍是1s 显然是不行的，故应加宽闸门脉冲宽度。
假设闸门脉冲宽度加至10s ，则闸门导通期间可以计数5次，由于数值5是10s 的计数结果，故在显示之间必须将计数值除以10. 二、整体方框图及原理输入电路 闸门 计数电路显示电路闸门产生图2-1输入电路：由于输入的信号可以是正弦波，三角波。
而后面的闸门或计数电路要求被测信号为矩形波，所以需要设计一个整形电路则在测量的时候，首先通过整形电路将正弦波或者三角波转化成矩形波。
在整形之前由于不清楚被测信号的强弱的情况。
所以在通过整形之前通过放大衰减处理。
当输入信号电压幅度较大时，通过输入衰减电路将电压幅度降低。
当输入信号电压幅度较小时，前级输入衰减为零时若不能驱动后面的整形电路，则调节输入放大的增益，时被测信号得以放大。
频率测量：测量频率的原理框图如图2-1，被测信号经整形后变为脉冲信号（矩形波或者方波），送入闸门电路，等待时基信号的到来。
时基信号由555定时器构成一个较稳定的单稳，经整形分频后，产生一个标准的时基信号，作为闸门开通的基准时间。
被测信号通过闸门，作为计数器的时钟信号，计数器即开始记录时钟的个数，这样就达到了测量频率的目的。
计数显示电路：在闸门电路导通的情况下，开始计数被测信号中有多少个上升沿。
在计数的时候数码管不显示数字。
当计数完成后，此时要使数码管显示计数完成后的数字。
控制电路：控制电路里面要产生计数清零信号和锁存控制信号。
控制电路工作波形的示意图如图2-2图2-2 控制电路波形工作示意图三、单元电路设计 1、时基电路设计10kΩKey=A50%R2430ΩR3500Ω5VC11uF IC=0VC210nF IC=0VU1LM555CMGND 1DIS 7OUT3RST 4VCC 8THR 6CON5TRI 2U274161NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT10~LOAD 9~CLR 1CLK25VU374161NQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D 6ENP 7ENT10~LOAD 9~CLR 1CLK2图3-1 时基电路与分频电路它由两部分组成:如图3-1所示，第一部分为555定时器组成的振荡器 (即脉冲产生电路),要求其产生1000Hz 的脉冲.振荡器的频率计算公式为:f=1.43/((R1+2*R2)*C),因此,我们可以计算出各个参数通过计算确定了R1取430欧姆,R3取500欧姆,电容取1uF.这样我们得到了比较稳定的脉冲。
在R1和R3之间接了一个10K 的电位器便于在后面调节使得555能够产生非常接近1KHz 的频率。
第二部分为分频电路,主要由74161组成（74161的管脚图，功能表详见附录）。
如图3-2所示，555产生的1kHz 的信号经过三次分频后得到3个频率分别为100Hz 、10Hz 和1Hz 的方波。
图3-2 1kHz 的方波分频后波形图2、闸门电路设计如图3-3所示，通过555定时器来构成单稳形成门控电路。
单稳的脉宽为T=1.1RC 。
为了使门控电路的有效开通时间为1秒，选择电容为C=4.7uF ，所以电阻R=193.4 。
当由时基电路产生并分频的信号输入闸门电路，则Uc 充电，然后放电，这是的输出即使一个一秒宽的波形，如图3-4所示。
VCC5VA1555_VIRTUALGNDDISOUTRST VCCTHR CONTRIU5193.4k WU64.7uFVCC2U40.01uF1U3A7402NU2B7402NJ1Key = Space V212 VR11kΩR21kΩ8761094图3-3 闸门电路图3-43、控制电路设计通过分析我们知道控制电路这部分是本实验的最为关键和难搞的模块。
控制电路要产生74161的清零信号，74373的锁存信号。
图3-5 计数锁存显示电路计数电路和译码显示电路详细的电路如图3-5所示。
ET是高电平的时候计数器开始工作。
CLR为低电平的时候，计数器清零。
根据图得知在计数之前对计数器进行了清零。
根据74373（74373的管脚图和功能表详见附录）的功能表可以知道，当锁存信号为高电平的时候，74373不送数。
如果不让74373锁存的话，那么计数器输出的信号一直往数码管里送。
由于在计数，那么数码管上面一直显示数字，由于频率大，那么会发现数字一直在闪动。
那么通过锁存信号可以实现计数的时候让数码管不显示，计完数后，让数码管显示计数器计到的数字的功能。
4、信号放大处理的设计。
图4-1，是放大处理被测信号的电路图。
被测信号通过第一个运放放大5倍左右，通过由运放构成的施密特后，波形处理为矩形波，通过二极管与与门后将波形调整为全部大于零。
图3-6整体电路图图3-7元件清单四、调试问题分析1、信号放大整形部分分析：当给的信号是TTL脉冲信号时，如果信号幅值大小合适可以直接加到计数器的CP脉冲端，但是当信号幅值较小，并且信号是正弦波或者三角波的情况下，就必须对信号进行处理，经过放大整形等处理后再作为被测信号输入计数器的CP端。
这里通过运算放大电路和施密特触发器组成信号处理电路，在multisim10仿真过程中，刚开始通过函数信号发生器给了电路一个幅值为1v的的正弦信号，发现信号能变成方波，但是方波信号有负值，而实际上要求的脉冲信号只有1和0两种状态，即高电平和低电平，需要把方波信号在0以下的部分处理掉，因此我们又在施密特触发器输出端接了一个或门，还有二极管，很好地利用二极管的单向导电性，让方波信号本身和其通过二极管后的信号一起经过7432或门，这样就把信号变成了符合要求的脉冲信号。
2、计数器部分分析：原来两个161芯片异步连接。
具体是：用个位数161芯片通过与非门输出1变成0，下跳沿触发控制十位数161芯片计数，但由于芯片延时等原因，使得此种方法行不通。
后改接成两个芯片同步触发，通过个位数计数器的与门控制十位数计数器的使能端，才使得芯片得以正常工作。
3、用555定时器组成的单稳态触发器，刚开始选用连续脉冲作输入信号，但由于脉冲信号的频率与电容充放电时间长短不好确定，最好将输入信号改为单次脉冲。
而Multisim10元件库里并没有单次脉冲，只好人为的通过开关来打到高低电平。
而手动控制，会带来误差，因此加入了一个防抖动开关，有效避免了人手触动开关时的影响。
4、Multisim10元件库中的555-VIRTUAL，与课本中常用的555芯片管脚功能不同，在连接的过程中多次出错，后一一对应其功能，终于将555定时器加上相关的元器件连接构成了单稳态触发器。
5、单稳态触发器的脉宽，需要调整为1S，来控制计数脉冲的作用时间，这是本电路最重要的一部分。
而脉宽Tw=1.1RC，在RC的选择过程中，理论上的数值应用到仿真实验中，得不到理想的脉宽，而在具体做调试的过程中，也有较高的误差，因此我们也根据实际情况对电阻和电容的参数进行了相应的更改。
6、锁存器部分，刚开始忘了接使能端的使能信号，使得锁存器根本没起作用。
后加上使能信号，仿真实验选用了DED-HEX作为频率显示器。
而在实际实验中，由于DED-HEX数量有限，改用了283芯片，该芯片具有锁存和显示功能，但由于其管脚较多，功能表较为复杂，同时实验台上有类似DED-HEX的显示元件，我们最终选用其作为频率显示器。
7、由于仿真时，只用总的开关来控制电路，开关闭合时从0000开始计数，而实验台操作时，在没有没有关闭开关的情况下，给第二次单次脉冲，计数器在第一次的计数结果上累加，因此，我们又改接电路，将单次脉冲通过导线引到了两片161计数器的CR 清零端。