IC设计后端流程(初学必看)
集成电路后端设计流程
集成电路后端设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!集成电路后端设计流程主要包括以下几个步骤：1. 布局规划（Floorplanning）确定芯片的整体尺寸和形状。
ic设计流程的先后顺序
ic设计流程的先后顺序IC设计流程的先后顺序可以分为以下几个步骤：1.定义设计规格：在开始IC设计之前，需要明确这个芯片的设计规格和需求。
这包括确定芯片的功能、性能要求、功耗、工作频率等等。
设计规格的准确定义对后续设计步骤非常重要。
2.系统级设计：在系统级设计阶段，设计人员会将整个系统的功能进行划分和定义，确定各个模块之间的接口和通信方式。
这一阶段还可能包括算法设计和建立性能模型等。
3.架构设计：架构设计进行具体芯片内部功能的划分和组织。
设计人员需要根据功能要求和非功能要求，确定芯片中各个模块的划分，并建立模块之间的逻辑结构和通信方式。
4. 逻辑设计：在逻辑设计阶段，设计人员主要负责将功能要求转化为数字逻辑电路。
这一阶段的主要任务是使用硬件描述语言（如Verilog或VHDL）来描述各个功能模块的功能，然后对这些模块进行综合、优化和验证。
5.线路和物理设计：线路设计包括电路设计、布局设计和布线设计。
电路设计是指将逻辑电路转化为物理电路，包括选择和设计电路的各个组成部分，如逻辑门、触发器等。
布局设计是指确定电路中各个元件的位置和相互关系。
布线设计是将元件之间连接的路径进行规划和优化。
6.设计验证：设计验证是确保设计工作符合规格要求的一个重要步骤。
在设计验证中，设计人员使用仿真工具来验证设计的正确性，并进行功能验证、时序验证和功耗验证等。
这一步骤帮助设计人员发现和修复设计中的错误和问题。
7.物理验证：物理验证主要是为了保证物理设计的正确性，并确保设计在布局和布线阶段的实现是否满足规定的约束和特定的目标。
物理验证通常包括设计规则检查（DRC）、布局与尺寸规则检查（LVS）、电器规则检查（ERC）等。
8.仿真和验证：设计完成后，需要对芯片进行全面的仿真和验证以确保芯片的正确性和性能。
这包括行为仿真、时序仿真、功耗仿真等。
9.制造准备：制造准备是确定制造芯片所需的流程、工艺和设备，并生成相应的工艺文件和掩模文件。
集成电路设计流程 IC设计流程
1.1从RTL到GDSⅡ的设计流程：
这个可以理解成半定制的设计流程，一般用来设计数字电路。
整个流程如下（左侧为流程，右侧为用到的相应EDA工具）：
一个完整的半定制设计流程应该是：RTL代码输入、功能仿真、逻辑综合、门级验证、时序/功耗/噪声分析，布局布线（物理综合）、版图验证。
整个完整的流程可以分为前端和后端两部分，
前端的流程图如下：
前端的主要任务是将HDL语言描述的电路进行仿真验证、综合和时序分析，最后转换成基于工艺库的门级网表。
后端的流程图如下，也就是从netlist到GDSⅡ的设计流程：
后端的主要任务是：
（1）将netlist实现成版图（自动布局布线APR）
（2）证明所实现的版图满足时序要求、符合设计规则（DRC）、layout与netlist一致（LVS）。
（3）提取版图的延时信息（RC Extract），供前端做post－layout仿真。
1.2从Schematic到GDSⅡ的设计流程：
这个可以理解成全定制的设计流程，一般用于设计模拟电路和数模混合电路。
整个流程如下（左侧为流程，右侧为用到的相应EDA工具）：
一个完整的全定制设计流程应该是：电路图输入、电路仿真、版图设计、版图验证（DRC和LVS）、寄生参数提取、后仿真、流片。
IC设计后端流程
IC设计后端流程1. 物理设计（Physical Design）：物理设计是将逻辑实现转化为布局和电路图的过程。
这个过程包括几个重要的步骤：-针对不同目标和约束进行电气特性分析和规划。
-进行物理分区和布局设计，在芯片上规划各个模块的位置和大小，并控制电路的连线密度和线长。
-进行电源网络设计，确保芯片内部各个模块的电源供应稳定。
-进行时序和容忍度等电性约束的分析和完成。
- 进行时序收敛（Timing Closure），优化电路以达到时序要求。
-进行时钟树设计和布线，确保时钟信号的传输稳定性和可靠性。
-进行信号连线布线，满足电性约束并最小化线长，以减小功耗、提高性能和降低突发噪声。
- 进行DRC（Design Rule Check）和LVS（Layout vs Schematic）等验证。
2. 标准细胞库设计（Standard Cell Library Design）：标准细胞库是一组预先设计好的、可重复使用的、具有标准接口的逻辑门和存储器单元的集合。
在这个过程中，需要：-设计标准细胞的逻辑和物理结构，以及相应的特性和工艺库。
-进行标准细胞的电源和地设计，以提供正确的电源和地连接接口。
-进行标准细胞的物理特性模拟和验证，以确保其满足设计要求。
3. 物理验证（Physical Verification）：物理验证是对物理设计结果进行各种检查的过程，以确保设计的正确性、规范性和可制造性。
主要包括以下环节：-设计规则检查（DRC）：检查设计是否符合制造厂商的设计规则，包括线宽、线距、开孔等。
-电路规则检查（ERC）：检查设计是否符合电路连接和功能规则，包括电压等级、电压偏置等。
-布局与原理图一致性检查（LVS）：检查布局和电路图是否一致。
-容忍度分析和优化：分析设计中的容忍度并进行优化，以提高电路的可靠性和稳定性。
-功耗分析和优化：分析设计中的功耗并进行优化，以减小芯片的功耗。
-可制造性分析：分析设计是否可制造，并针对可制造性问题进行修复。
数字集成电路后端设计的一般流程
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IC后端流程
IC后端流程物理设计是指将逻辑设计的电路转化为实际的二维或三维布局，并进行时序分析和电源规划等工作。
物理设计流程主要包括：1. 高层综合（High-Level Synthesis）：将逻辑设计中的高级语言描述（比如Verilog或VHDL）转化为RTL级（Register Transfer Level）的电路描述。
2. 逻辑综合（Logic Synthesis）：将RTL级电路描述转换为门级（Gate-Level）的逻辑网表，实现逻辑优化以精简电路规模和提高性能。
3.时序约束：在逻辑综合的基础上，制定时序约束，包括时钟频率、输入输出时序、时钟分频等，以保证电路的正确功能和时序性能。
4. 布局设计（Layout Design）：将门级逻辑网表进行物理布局，确定电路中各个元件（比如门、寄存器）的相对位置和连线的走向，以满足电路的性能、功耗和几何约束。
5. 连线设计（Routing Design）：根据布局设计结果，进行连线布线，包括选择连线层次、路由器设置、连线规则等，以确保电路的连接和稳定性。
6. 特殊器件布局（Placement of Special Devices）：针对一些特殊性能要求的电路元件，进行专门的布局设计和优化，以实现电路性能的最佳化。
验证是指对设计的逻辑正确性、时序性能和功能进行验证和检查。
验证流程主要包括：1. 仿真测试（Simulation Testing）：通过对设计的逻辑电路进行仿真验证，对设计进行功能和性能的测试，以保证电路的正确性和稳定性。
2. 时序分析和优化（Timing Analysis and Optimization）：对电路设计进行时序分析，确定时钟频率、数据传输速率、时钟延迟等，以优化电路的时序性能。
3. 功耗分析和优化（Power Analysis and Optimization）：对电路设计进行功耗分析，确定功耗峰值、功耗分布、功耗控制等，以优化电路的功耗性能。
ic设计流程
ic设计流程
IC设计（Integrated Circuit Design）是指将电子元器件和电路集成到单个芯片上的过程。
它经历了几个主要的流程，包括前端设计、物理设计和后端设计。
以下是每个流程的详细介绍：
前端设计流程：
前端设计流程是指在编写RTL代码后，将其转换为物理设计中的网表（Netlist）的过程。
这是芯片设计过程中的第一步。
此流程包括各种步骤，如功能验证、RTL设计、综合、时序分析和设计约束。
物理设计流程：
物理设计流程是指将RTL代码（硬件描述语言）转换为芯片的物理结构的过程。
这涉及到的主要任务包括物理验证、布局设计、时钟设计、布线和静态时序分析等。
后端设计流程：
后端设计流程是指在芯片物理结构设计后，进行后续的电路细节设计、验证和优化的过程。
该过程包括各种步骤，如电路模拟、电路提取、电路优化、时序确认和信号完整性验证等。
综上所述，IC设计流程是一个复杂的过程，需要经过多个阶段的设计和验证。
仔细规划和执行这些流程，可以确保芯片能够满足性能和可靠性方面的要求，同时也可以提高设计效率和降低开发成本。
IC设计后端流程(初学必看)
基本后端流程（漂流&雪拧）----- 2010/7/3---2010/7/8本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。
此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。
此后端流程大致包括以下内容：1.逻辑综合（逻辑综合是干吗的就不用解释了把？）2.设计的形式验证（工具formality）形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL 代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。
另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。
3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。
（PR后也需作signoff的时序分析）4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR）5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。
6.APR后的门级功能仿真（如果需要）7.进行DRC和LVS，如果通过，则进入下一步。
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基本后端流程（漂流&雪拧）----- 2010/7/3---2010/7/8本教程将通过一个8*8的乘法器来进行一个从verilog代码到版图的整个流程（当然只是基本流程，因为真正一个大型的设计不是那么简单就完成的），此教程的目的就是为了让大家尽快了解数字IC设计的大概流程，为以后学习建立一个基础。
此教程只是本人探索实验的结果，并不代表内容都是正确的，只是为了说明大概的流程，里面一定还有很多未完善并且有错误的地方，我在今后的学习当中会对其逐一完善和修正。
此后端流程大致包括以下内容：1.逻辑综合（逻辑综合是干吗的就不用解释了把？）2.设计的形式验证（工具formality）形式验证就是功能验证，主要验证流程中的各个阶段的代码功能是否一致，包括综合前RTL 代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真的话，会花费较长的时间（规模大的话甚至要数星期），这对于一个对时间要求严格（设计周期短）的asic设计来说是不可容忍的，而形式验证只用几小时即可完成一个大型的验证。
另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的。
3.静态时序分析（STA），某种程度上来说，STA是ASIC设计中最重要的步骤，使用primetime对整个设计布图前的静态时序分析，没有时序违规，则进入下一步，否则重新进行综合。
（PR后也需作signoff的时序分析）4.使用cadence公司的SOCencounter对综合后的网表进行自动布局布线（APR）5.自动布局以后得到具体的延时信息（sdf文件，由寄生RC和互联RC所组成）反标注到网表，再做静态时序分析，与综合类似，静态时序分析是一个迭代的过程，它与芯片布局布线的联系非常紧密，这个操作通常是需要执行许多次才能满足时序需求，如果没违规，则进入下一步。
6.APR后的门级功能仿真（如果需要）7.进行DRC和LVS，如果通过，则进入下一步。
8.用abstract对此8*8乘法器进行抽取，产生一个lef文件，相当于一个hard macro。
9.将此macro作为一个模块在另外一个top设计中进行调用。
10.设计一个新的ASIC,第二次设计，我们需要添加PAD，因为没有PAD，就不是一个完整的芯片，具体操作下面会说。
11.重复第4到7步1.逻辑综合1）设计的8*8verilog代码如下module mux (clk,clr,data1,data2,dataout);input clk,clr;input [7:0] data1,data2;output reg [15:0] dataout;always @(posedge clk)beginif(!clr)begindataout<=0;endelsebegindataout<=data1*data2;endendendmodule2）综合之前，我们要选取库，写好约束条件，修改dc的启动文件synopsys_dc.setup，目标库选择TSMC（此设计都是用TSMC18的库）的typical.db。
(选择max库会比较好) Dc的命令众多，但是最基本的命令差不多，此设计的约束文件命令如下：create_clock -period 10 [get_ports clk] //用于时钟的创建set_clock_latency -source -max 0.2 [get_ports clk] //外部时钟到core的clk连线延时set_clock_latency -max 0.1 [get_ports clk] //core的clk到寄存器clk端的net连线延时set_clock_uncertainty -setup 2 [get_ports clk] //时钟延时的不确定性，求setup违规时会被计算进去set_clock_uncertainty –hold 1 【all_clocks】set_input_delay -max 0.5 -clock clk [get_ports [list [remove_from_coll [all_inputs] clk] ] //输入延时，外部信号到input端的连线延时set_output_delay -max 0.5 -clock clk [all_outputs] //输出延时set_driving_cell -lib_cell INVX4 [all_inputs] //输入端的驱动强度set_load -pin_load 0.0659726 [all_outputs] //输出端的驱动力set_wire_load_model -name tsmc18_wl10 -library typical //内部net的连线模型set_wire_load_mode enclosed //定义建模连线负载相关模式set_max_area 0compilereport_timingreport_constraintchange_names -rule verilog –hierset_fix_multiple_ports_net –allwrite -format verilog -hier -output mux.sv //输出网表，自动布局布线需要write -format ddc -hier -output mux.ddc //输出ddcwrite_sdf mux.sdf //输出延时文件，静态时序分析时需要write_sdc mux.sdc //输出约束信息，自动布局布线需要3）逻辑综合启动design_vision。
Read->mux.v输入约束文件。
File->excute script->verti.con之后会产生mux.sv,mux.sdc,mux.sdf,mux.ddc等文件4）时序分析综合以后我们需要分析一下时序，看时序是否符合我们的要求，综合实际上是一个setup 时间的满足过程，但是我们综合的时候，连线的负载只是库提供的（即上面的wire_load），并不是实际的延时，所以一般做完综合以后，时间余量（slack）应该为时钟的30%（经验值），以便为后面实际布局布线留下充足的延时空间。
因为如果slack太小，甚至接近于0，虽然我们看起来是没有时序违规的，但是实际布局以后，时序肯定无法满足。
使用report_timing命令，可以查看时序分析报告：****************************************Report : timing-path full-delay max-max_paths 1-sort_by groupDesign : muxVersion: D-2010.03-SP1Date : Fri Jul 2 12:29:44 2010****************************************Operating Conditions: typical Library: typical（模型库）Wire Load Model Mode: enclosedStartpoint: data2[4] (input port clocked by clk)Endpoint: dataout_reg_15_(rising edge-triggered flip-flop clocked by clk)Path Group: clkPath Type: maxDes/Clust/Port Wire Load Model Library------------------------------------------------mux tsmc18_wl10 typical （线载模型及库）Point Incr Path-------------------------------------------------------------------------- clock clk (rise edge) 0.00 0.00 clock network delay (ideal) 0.00 0.00 input external delay 0.50 0.50 f data2[4] (in) 0.01 0.51 f mult_14/b[4] (mux_DW_mult_uns_0) 0.00 0.51 f mult_14/U131/Y (INVX1) 0.54 1.05 r mult_14/U161/Y (NOR2X1) 0.14 1.18 f mult_14/U39/S (CMPR42X1) 0.68 1.87 f mult_14/U12/CO (ADDFX2) 0.32 2.19 f mult_14/U11/CO (ADDFX2) 0.23 2.42 f mult_14/U10/CO (ADDFX2) 0.23 2.65 f mult_14/U9/CO (ADDFX2) 0.23 2.88 f mult_14/U8/CO (ADDFX2) 0.23 3.10 f mult_14/U7/CO (ADDFX2) 0.23 3.33 f mult_14/U6/CO (ADDFX2) 0.23 3.56 f mult_14/U5/CO (ADDFX2) 0.23 3.79 f mult_14/U4/CO (ADDFX2) 0.23 4.02 f mult_14/U3/CO (ADDFX2) 0.23 4.25 f mult_14/U2/CO (ADDFX2) 0.22 4.47 f mult_14/product[15] (mux_DW_mult_uns_0) 0.00 4.47 f dataout_reg_15_/RN (DFFTRXL) 0.00 4.47 f data arrival time 4.47clock clk (rise edge) 10.00 10.00 clock network delay (ideal) 0.30 10.30 clock uncertainty -0.10 10.20 dataout_reg_15_/CK (DFFTRXL) 0.00 10.20 r library setup time -0.19 10.01 data required time 10.01-------------------------------------------------------------------------- data required time 10.01 data arrival time -4.47-------------------------------------------------------------------------- slack (MET) 5.55 我们来看以上报告，dc报告的时候会显示出关键路径，即延时最大的路径，时序分析包括两段，前面一段是信号的延迟时间，即data arrival time 为4.47，下面是计算要求时间，也即相对于时钟，设计所能忍受的最大延时，由于到达寄存器clk端延时，即clock network delay，所以设计增加了0.30的余量，同样由于时钟的不确定度（可能提前也可能延后0.1），我们取最坏情况，就是时钟超前0.1，则时间余量减去0.1，最后一个是门的建立时间要求，是0.19，最后得到数据的要求时间。