加法器设计--数字逻辑电路(电子科技大学)
电子科技大学《数字逻辑设计及应用》lec17chap7
Q changes only when CLK rises from 0 to 1
5
Digital Logic Design and Application
Timing Diagram for master-slave D F/F
D D Q C Q Qm D Q C Q Q QL
CLK
CLK D Qm Q
6
Q =D(
)
Digital Logic Design and Application
Logic Symbol D Q CLK Q Edge-Triggered CLK D
Q
7
Digital Logic Design and Application
D Latch when CLK is asserted
3. D Flip-Flop with preset and clear
同步(synchronous)是指与时钟同步，即时钟
触发条件满足时检测清零(置位)信号是否有 效，有效则在下一个时间周期的触发条件下 ，执行清零(置位)；
异步 (asynchronous) 是清零 ( 置位 ) 信号有效时
1 J Q CLK K Q Q QN
T
Q QN
T
27
Digital Logic Design and Application
T Flip-Flop with Enable
Function Table
EN
0 1
Q*
Q Q’
D：Q* = D
T：Q* = EN·Q’ + EN’·Q
JK：Q* = J·Q’ + K’·Q
Q* = J·Q’ + (K’+Q’)·Q K’·Q (K·Q)’·Q
最新电子科技大学中山学院-电子信息学院11级EDA综合实验一：8位加法器的设计
（五）DIY手工艺品的“价格弹性化”
我们认为：创业是一个整合的过程，它需要合作、互助。大学生创业“独木难支”。在知识经济时代，事业的成功来自于合作，团队精神。创业更能培养了我们的团队精神。我们一个集体的智慧、力量一定能够展示我们当代大学生的耐心.勇气和坚强的毅力。能够努力克服自身的弱点，取得创业的成功。引脚图：
虽然调查显示我们的创意计划有很大的发展空间，但是各种如“漂亮女生”和“碧芝”等连锁饰品店在不久的将来将对我们的创意小屋会产生很大的威胁。四、实验结论与心得
心得：根据实验设计思路，我先用VHDL设计了一个全加器full_adder.vhd，编译、仿真成功后，通过元件例化的方式，采用原理图设计了一个8位的加法器adder8.bdf，但是在这个过程中出现了很多问题，即由于我是把这个8位的加法器的每个全加器元件输入输出引脚分开的，因此一开始就设计了17个输入引脚，这使得我在给输入引脚添加信号时不知道添加什么信号，才能够起到验证仿真结果是否正确的目的。
在本次实验过程中，虽然出现了很多问题，但正是因为在操作过程中发现了很多问题并且通过对这些问题的解决，我对Quartus II 7.0开发系统环境也有了更深入的了解和认识。
版权归benny所有
五、实验评价(教师)
１.实验步骤正确，完成了本实验的全部内容。很好（ ） 一般（ ） 否（ ）
２.实验数据全面，调试步骤准确，结果正确。很好（ ） 一般（ ） 否（ ）
在对8位的加法器进行仿真时，一开始我是用的时序仿真，这里就出现一个问题，即仿真结果为未知，但是换用功能仿真的时候，其结果就是正确的，不指导是什么原因。还有另外一个问题，即我在将adder8.vhd文件设置为顶层文件以后，并没有进行编译就开始仿真，这使得我在给引脚添加信号时始终也找不到输入信号，不过好在面意识到了这个问题。
数字逻辑设计及应用-电子科技大学ppt课件
0
34 5
D’2 D’1
F1 F2
20 EN
精选编辑ppt
例2用一个ROM实现二进制码到格雷码的转换
• 确定地址和输出
输入变量 为B3、B2、B1、B0，地址为4位；函数R0、 R1、R2 、R3 ，输出为4个，应选用24× 4的ROM
表1.4 格雷码与二进制码关系对照表 十进制数 二进制码 格雷码 十进制数 二进制码 格雷码
D’1
R0
D’2
R1
D’3 D’4
R2 R3
精选编辑ppt
Digital Logic Design and Application (数字逻辑设计及应用)
随机存取存储器(RAM)
在使 用RAM时可以 随时从任 一指 定 地址取 出 （读出）数据，也可以 随时将数据存入（写入）任 何指 定 地址的存储单元 中 去。
D3 A 1 A 0 A 1 A 0 D2 D 1 W 3 W 1
D1 D0
A1A0 A1A0
D2 W3W2W0
A1A0 A1A0 A1A0
D3 W 3 W1
A1A0 A1A0
14
精选编辑ppt
NMOS管存储矩阵
VDD
W0 W1 W2 W3
交 叉 点 处 接 有 MOS
管时相当于存1，没
•读/写控制电路：对电路的工作状态 进行控制
片选输入端CS，读/写控制，输出缓冲电路
25
擦除操作简单集成度高容量大只读存储器readonlymemoryromdigitallogicdesignapplication数字逻辑设计及应用19例1用一个rom实现如下函数并画出其结点图?将函数写成最小项之和的形式151413121110151413121110abcabcdabcabcd?确定地址和输出输入变量输出为2个应选用22的rom?rom的应用实现组合逻辑函数代码转换字符发生器数学函数表实现时序电路中组合逻辑部分rom也可按ram的级联方式扩展20?画结点图只读存储器readonlymemoryromdigitallogicdesignapplication数字逻辑设计及应用21例2用一个rom实现二进制码到格雷码的转换确定地址和输出输入变量14格雷码与二进制码关系对照表二进制码十进制数最小项二进制码十进制数最小项0000000010001100000100011001110100100011101010111100110010111011111001000110121100101001010111131101101101100101141110100101110100151111100022?画结点图11w12只读存储器readonlymemoryrom23ram用ram时可以随时从任一指定地址取读出数据也可以随时将数据存入写入任何指定地址的存储单元存储的数据便会丢失不利随机存储器dram
电子科大-数电-数字逻辑设计第四章(6)
0
1 1 1 1
X
0 0 1 1
X
0 1 0 1
0
0 0 0 1
0
0 0 1 0
0
0 1 0 0
0
1 0 0 0
EN
18
5.4 译码器（decoder）
Y0 = EN · ( I1’ · I2’ ) Y1 = EN · ( I1’ · I2 ) 2-4二进制译码器真值表
输
入
输 出 Y3 Y2 Y1 Y0
00 0 01 1 11 3
5
7
13
15
9
11
29
31
25
27
10 2
6
14
10
10 18 22
30
26
A=0
A=1
2
F = A,B,C,D,E(0,1,2,3,4,5,10,11,14,20,21,24,25,26,27,28,29,30)
BC DE
00 01 11 10
BC DE
00 01
00
最大延迟 典型延迟 最小延迟
定时分析：取最坏情况延迟
W X Y
’04 ’32 ’32 22
tpHL 和 tpLH 可能不同
’0
8
P233 20
表5-2
’32 22
F
Z
11
’0
15
8
5.2 电路定时
定时图（时序图） timing diagram
GO READY GO READY
DAT
tRDY
DAT
tRDY tDAT
第四章 组合逻辑设计原理
开关代数
公理、定理、逻辑函数的表示
数字电路实验报告实验三加法器
实验三加法器一、实验目的1、掌握用SSI器件实现全加器的方法。
2、掌握用MSI组合逻辑器件实现全加器的方法。
3、掌握集成加法器的应用。
二、实验设备及器件1、数字逻辑电路实验板1块2、74HC(LS)00（四二输入与非门）1片3、74HC(LS)86（四二输入异或门）1片4、74HC(LS)153（双四选一数据选择器）1片5、74HC(LS)283（4位二进制全加器）1片6、万用表1块三、实验原理组合逻辑电路是数字电路中最常见的逻辑电路之一。
组合逻辑电路的特点，就是在任意时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。
本实验是根据给定的逻辑功能，设计出实现这些功能的组合逻辑电路。
不考虑低位进位，只本位相加，称半加。
实现半加的电路，为半加器。
考虑低位进位的加法称为全加。
实现全加的电路，为全加器。
实现三个输入变量（一位二进制数）全加运算功能的电路称为1位全加器。
实现多位二进制数相加有串行多位加法和并行多位加法两种形式，其中比较简单的一种电路是采用多个1位全加器并行相加，逐位进位的方式。
实验用器件管脚介绍：1、74HC(LS)00（四二输入与非门）管脚如下图所示。
2、74HC(LS)86（四二输入异或门）管脚如下图所示。
3、74HC(LS)153（双四选一数据选择器）管脚如下图所示。
4、74HC(LS)283（4位二进制全加器）管脚如下图所示。
四、 实验内容与步骤1、用门电路实现全加器（基本命题）参照表达式i i i i C B A S ⊕⊕=，i i i i i i B A C B A C +⊕=+)(1，其中i S 为本位和，i C 为低位向本位的进位，1+i C 为本位向高位进位，设计用与非门74HC(LS)00及异或门74HC(LS)86实现1位全加器的实验电路图，搭接电路，用LED 显示其输出，并记录结果在下表中。
1.1电路图1.2实验结果（基本命题）2、用数选器实现全加器输出Sn参照和实验内容与步骤1完全相同的逻辑功能，设计用与非门74HC(LS)00和数选器74HC(LS)153实现1位全加器输出S n的实验电路图，搭接电路，用LED显示其输出，观察电路的逻辑功能是否与设计功能一致。
电子科技大学836数字电路2016
2
0010
0101
7
1101
1010
3
0011
0110
8
1110
1011
4
输入4 输入>4
7
01比00较器输0出111
9
1111
1100
AGTBOUT=0
规律？
输出=输入+0011 加/减法器
输出=输入-0011
比较器输出
不用比较器可以实现吗？
AGTBOUT=1
举例
分析，已知电路输入X=X1X0，输出Y=Y4Y3Y2Y1Y0，
答案：
16
设计一个代码转化电路，实现如下要求：（2011年考研题）
（a）如果输入的4位二进制数A3A2A1A0是有效5421BCD码 ，输出B3B2B1B0为对应的8421BCD码。试用4位全加器实 现该功能。
(b) 如果输入的4位二进制数A3A2A1A0是无效5421BCD码， 输出指示信号I=1,否则I=0。试用4位比较器实现该功能。 5421码编码方案
某自然二进制加法计数器，其模为16，初始状态为
0000，则经过2008个有效计数脉冲后，计数器的状态
为（
）。
(a) 0110 (b) 0111 (c) 1000 (d)1001
25
计数器
计数器的设计 1）用触发器构造； 试用正边沿触发D触发器及门电路设计一个3位格雷
码计数器。 一个状态转换为024130的模5同步
2. 设用74x161设计循环顺序为0，1，2，3，4，5，10， 11，12，13，14，15，0，1，…的模为12的计数电 路。
考察自启动性
思考：若改为设计循环顺序为0，1，2，3，4，5，10， 11，12，13，0，1，…的模为10的计数电路呢？
(商务智能)数字逻辑电路课程设计模加法器VHDL实现(含完整
电子科技大学UNIVERSITY OF ELECTRONIC SCIENCE AND TECHNOLOGY OF CHINA数字逻辑设计实验报告实验题目： 4bit模9加法器学生姓名：指导老师：一、实验内容设计一个4bit模9加法器。
输入为两个4bit的二进制数，输出为两数相加后模9的结果。
其数学表达式为：y=(x1+x2)mod 9。
二、实验要求1、功能性要求：能够实现4bit无符号数的模9加法运算，即输入两个4比特数据时能够正确输出其相加并模9运算结果。
2、算法要求：模加法器有多种算法，可采用任意算法进行设计。
3、设计性要求：采用全加器、半加器和基本门结构化描述。
能够编写Test Bench文件，并利用Modelsim进行仿真。
在Modelsim仿真正确的基础上，能够生成bit文件并上板验证其正确性。
4、基本上板要求：在上板实验时，输入的两个4bit数采用拨码开关输入，输出采用LED灯进行显示。
三、设计思路1、整体思路：为了实现4bit无符号数的模9加法运算，可以先将两个4bit的加数a和b 先分别模9，相加之后再模9得到最终结果。
2、模9器：先找出读入的5bit数与模9后的4bit数之间的关系，画出卡诺图，再根据卡诺图得出其相应的逻辑表达式即可。
设读入的5bit数为carry、a、b、c、d，模9后得到的4bit数为w、x、y、z。
则化简后得到的逻辑表达式分别为：w = carry’ab’c’d’，x= carry’bc + carry’a’b + carry’bd + carrya’b’c’d’，y = carry’a’c + carry’cd + carry’abc’d’ + carrya’b’c’d’，z= carry’a’d + carry’acd’ + carry’abd’ + carry a’b’c’d’。
3、全加器：全加器可以实现两个1bit数a、b和进位输入cin的相加，其真值表如下所示：这里全加器由半加器和或门构成，其原理图如下：4、半加器：半加器是全加器的基本组成单元，可以实现两个1bit数a和b的相加，并将进位输出，其真值表如下：半加器由一个异或门和一个与门构成，其原理图如下所示：5、数码管显示：单个数码管一共有7个端（不含小数点），用来表示组成一个数字的7个部分，故只要找到这7个段和模9后的4bit数间的对应关系，将其画出卡诺图并化简成逻辑表达式即可。
成都 电子科技大学 本科836数字电路(数字逻辑设计)第八章(2)
CLK CLR S1 S0 LIN D C B A RIN
左移输入
QD QC QB QA
S1 S0 0 0 0 1 1 0 1 1
功能 保持 右移 左移 载入
右移输入
16
4位通用移位寄存器74x194
S1’ S0’ S1 S0
P522 图8-51 左移 10 00 11
S1S0
保持
载入
6
74x163
CLOCK CLR_L CLK CLR LD ENP ENT A B C D
74x163
CLK CLR LD ENP ENT A B C D
+5V
1 1 1 1
QA QB QC QD RCO
1 1 0 0
QA QB QC QD RCO
6310 = ( 0011 1111 )2
7
74x163
数字逻辑设计及应用
第 8 章 时序逻辑设计实践
SSI型锁存器和触发器 MSI器件：计数器、移位寄存器 其它：文档、迭代、故障和亚稳定性
1
同步二进制加法计数器
在多位二进制数的末位加 1， 1011011 + 1 1011100 仅当第 i 位以下的各位都为 1 时， 第 i 位的状态才会改变。 最低位的状态每次加1都要改变。 Q0* = 1 Q0
Qi* = (Qi-1 · … · Q1 · Q0) Qi
利用有使能端的 T 触发器实现：
Q* = EN Q ENi = Qi-1 · Qi-2 · … · Q1 · Q0
利用 D 触发器实现：
Di = (Qi-1 · … · Q1 · Q0) Qi
2
MSI计数器
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《课程设计—加减法器》报告
电工17班王兴2011029170010
1.分析及设计方法：
要设计4位的全加全减器，首先要设计一位的全加器。
一位的全加器，需要3个输入，相加数A和B,还有进位输入Cin，2个输出，相加后的值S和进位输出Cout。
考虑到有一个控制端Addsub，所以要加一个输入。
然后考虑加法器转换为减法器。
转化方法为：将减数B取反，然后进位输入Cin变为1，再进行加法运算。
设计好1为的全加全减器后进行封装。
然后用四个全加全减单元串联组成四位全加全减器。
然后关于控制端Sel ，只需用一个二选一的Mux，选择A或Z。
溢出的判断，不论是加法还是减法，在转化为加法运算后。
判断依据：两相加数符号相同，运算结果符号不同，则发生溢出。
2.电路设计：
设计软件：Quartus II 8.1
1.一位全加全减单元的电路图:(进行减法运算时初始进位的变化在完整电
路中用Addsub做Cin实现)
封装后：
一位全加/减器的仿真结果：（Cin=Addsub）
2.Sel控制端的实现电路：
封装后：
3.判断溢出的实现电路：
封装后：
4.完整电路图：。