数字电子技术第五版阎石 第五版第6章的 习题答案
数字电子技术第五版阎石 第五版第6章的 习题答案
第六章习题课后一、选择题1．PROM和PAL的结构是。
A.PROM的与阵列固定，不可编程B. PROM与阵列、或阵列均不可编程C.PAL与阵列、或阵列均可编程D. PAL的与阵列可编程2．PAL是指。
A.可编程逻辑阵列B.可编程阵列逻辑C.通用阵列逻辑D.只读存储器3．当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于。
A.组合逻辑电路B.时序逻辑电路C.存储器D.数模转换器4．PLD器件的基本结构组成有。
A.输出电路B.或阵列C. 与阵列D. 输入缓冲电路5．PLD器件的主要优点有。
A.集成密度高B. 可改写C.可硬件加密D. 便于仿真测试6．GAL的输出电路是。
A.OLMCB.固定的C.只可一次编程D.可重复编程7．PLD开发系统需要有。
A.计算机B. 操作系统C. 编程器D. 开发软件8．只可进行一次编程的可编程器件有。
A.PALB.GALC.PROMD.PLD9．可重复进行编程的可编程器件有。
A.PALB.GALC.PROMD.ISP-PLD10．ISP-PLD器件开发系统的组成有。
A.计算机B.编程器C.开发软件D.编程电缆11．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有。
A.PALB.GALC.PROMD.PLA12.GAL16V8的最多输入输出端个数为。
A.8输入8输出B.10输入10输出C.16输入8输出D.16输入1输出13一个容量为1K×8的存储器有个存储单元。
A.8B. 8192C.8000D. 8K14．要构成容量为4K×8的RAM，需要片容量为256×4的RAM。
A. 8B.4C. 2D.3215．寻址容量为16K×8的RAM需要根地址线。
A. 8B. 4C.14D.16KE. 1616．RAM的地址码有8位，行、列地址译码器输入端都为4个，则它们的字线加位线共有条。
A.8B.16C.32D.25617．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。
阎石《数字电子技术基础》(第5版)(课后习题 数制和码制)【圣才出品】
1.3 将下列二进制小数转换为等值的十进制数。
（1）（0.1001）2
；（2）（0.0111）2
；（3）（0.101101）2
（0.001111）2 。
解：（1） (0.1001)2 1 21 0 22 0 23 1 24 0.5625 （2） (0.0111)2 0 21 1 22 1 23 1 24 0.4375
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1.9 将下列十进制数转换为等值的二进制数和十六进制数。要求二进制数保留小数点
以后 4 位有效数字。
Байду номын сангаас
（1）（25.7）10 ； （2）（188.875）10 ； （3）（107.39）10 ； （4）
（174.06）10 。
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。
解：（1）
8C 16
1000
1100 2
（2） 3D.
BE 16
0011 1101.1011 1110 2
（3）
8F
.FF
16
1000
1111. 1111
1111 2
（4） 10.
00 16
0001
0000.0000
（4） (255)10 (11111111)2 (FF )16
1.8 将下列十进制数转换为等值的二进制数和十六进制数。要求二进制数保留小数点 以后 8 位有效数字。
（1）（0.519）10 ； （2）（0.251）10 ； （3）（0.0376）10 ； （4） （0.5128）10 。
解：（1） (0.519)10 (0.10000100)2 (0.84)16 （2） (0.251)10 (0.01000000)2 (0.40)16 （3） (0.0376)10 (0.00001001)2 (0.09)16 （4） (0.5128)10 (0.10000011)2 (0.83)16
阎石《数字电子技术基础》笔记和课后习题详解-时序逻辑电路【圣才出品】
第6章时序逻辑电路6.1复习笔记本章系统地讲述了时序逻辑电路的工作原理和分析方法、设计方法。
首先讲述了时序逻辑电路在逻辑功能和电路结构上的特点以及分析时序逻辑电路的具体方法和步骤。
然后介绍了移位寄存器、计数器、顺序脉冲发生器等各类时序逻辑电路的工作原理和使用方法。
最后介绍了时序逻辑电路的竞争-冒险现象。
一、概述时序电路称为状态机（简称SM）、有限状态机（FSM）或算法状态机（ASM），工作时在电路的有限个状态间按一定的规律转换，关于时序电路的要点总结如表6-1-1所示。
表6-1-1时序电路要点总结二、时序逻辑电路的分析方法1．同步时序逻辑电路的分析方法分析一个时序电路，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。
由于同步时序电路中所有触发器都是在同一个时钟信号操作下工作的，因此分析方法比较简单。
分析同步时序电路时一般按如下步骤进行：（1）由逻辑图得到每个触发器的驱动方程；（2）将驱动方程代入相应触发器的特性方程，得到状态方程；（3）得到整个时序电路的状态方程组；（4）根据逻辑图得到电路的输出方程。
2．时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图（1）状态转换表：①状态方程和输出方程中代入任意一组输入变量及电路初态的取值；②计算出电路的次态和现态下的输出值；③将其再代入状态方程和输出方程；④得到一组新的次态和输出值；⑤将所有计算结果列成真值表的形式，得到状态转换表。
（2）状态转换图：将电路的各个状态用圆圈表示，状态转换方向用箭头表示。
箭头旁注明状态转换前的输入变量取值和输出值。
输入变量取值通常写在斜线以上，输出值写在斜线以下。
（3）状态机流程图（SM图）：SM图表示在一系列时钟脉冲作用下时序电路状态转换的流程以及每个状态下的输入和输出。
SM图常用图形符号见表6-1-2。
表6-1-2SM图常用图形符号（4）时序图：在输入信号和时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图称为时序图。
《数字电子技术基础》第五版阎石第6章
取决于该时刻电由路触的发输器入保存 还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
输 X1 入 Xp
…
组合电路
…
Y1 输 Ym 出
Q1 Qt …
存储电路
W1 … Wr
时序电路在任何时刻的稳定输出，不仅与 该时刻的输入信号有关，而且还与电路原来的 状态有关。
构成时序逻辑电路的基本单元是触发器。
输出方程
Y (( AQ1Q2 ) ( AQ1Q2 )) AQ1Q2 AQ1Q2
③计算、 Y
列状态转 换表
输A入Q1Q2现 AQ态1Q2
A Q2 Q1
000
001
010
QQ102*1*
Q11 A0
Q1
1 0 Q2
101
110
111
次态
Q2* Q1*
寄存器和移位寄存器
一、寄存器 在数字电路中，用来存放二进制数据或代码
的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码，存放n位二进制 代码的寄存器，需用n个触发器来构成。
01 10 11 00 11
00 01 10
输出
Y
0 0 0 1 1 0 0 0
QQ2*1*DD21
Q1 A
Q1
Q2
Y AQ1Q2 AQ1Q2
转换条件
画状态转换图
输入 现 态
电路状态 A/Y
A
Q2 Q1
Q2Q1
0
转换方向 0
0
00 1/0 01
0 1
0/1 1/1
第六章-数字电子技术基础第五版-阎石、王红、清华大学
状态 Q * 方 H (Z ,Q 程 )
《数字电子技术基础》第五版
三、时序电路的分类
1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变
化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后
2. Mealy型和Moore型
Mealy型： Y F(X,Q) Moore型：Y F(Q)
《数字电子技术基础》第五版
（4）列状态转换表：
Q2*Q1 *Y A
0
00 Q 2 Q1 01/0
01 10/0
10 11/0
11 00/1
1
11/1 00/0 01/0 10/0
（5）状态转换图
《数字电子技术基础》第五版
*6.2.3 异步时序逻辑电路的分析方法
各触发器的时钟不同时发生
例：
Q2*Q2cl2k
与X、Q有关 仅取决于电路状
6.2 时序电路的分析方法
《数字电子技术基础》第五版
6.2.1 同步时序电路的分析方法 分析：找出给定时序电路的逻辑功能
即找出在输入和CLK作用下，电路的次态和输出。
一般步骤： ①从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程。
②将驱动方程代入触发器的特性方程，得到状态方程。
《数字电子技术基础》第五版
《数字电子技术基础》（第五版）教学课件
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《数字电子技术基础》第五版
第六章 时序逻辑电路
6.1 概述
《数字电子技术基础》第五版
一、时序逻辑电路的特点
1. 功能上：任一时刻的输出不仅取决于该时刻的输入，还 与电路原来的状态有关。
数电1-6_公式化简法
(A+C)
10
解:
1.Y AB B AB
A B AB
消因子法
A B
2.Y ABC A B C
看作整体运用还原 律和德摩根定律
ABC (( A B C))
16
卡诺图的构成原则
构成卡诺图的原则是： ① N变量的卡诺图有2N个小方块（最小项）； ② 最小项排列规则：几何相邻的必须逻辑相邻。 逻辑相邻：两个最小项,只有一个变量的 形式不同,其余的都相同。逻辑相邻的最小项可以合 并。 几何相邻的含义： 一是相邻——紧挨的； 二是相对——任一行或一列的两头； 在五变量和六变量的卡诺图中，用相重来判断 三是相重——对折起来后位置相重。 某些最小项的几何相邻性，其优点是十分突出的。
Y ( A, B, C) AB(C C) A(B B)C ABC
ABC ABC ABC ABC
m7 m6 m5 m1
A BC 00 0 m0 0 m4 01 1 m1 1 m5 11 0 m3 1 m7 10 0 m2 1 m6
0
1
0
1 1 1
32
Y2 ( A, B, C, D) m(0,1,2,3,4,6,7,8,9,11 ,15)
1 1 0 1
1 0 0 1
1 1 1 1
1 1 0 0
33
Y3 A B C ABCD
1 1 1 1
1 1 1 1
1 1 1 1
22
二、 用卡诺图表示逻辑函数
（1）从真值表画卡诺图 根据变量个数画出卡诺图，再按真值表填写每一个小方 块的值（0或1）即可。需注意二者顺序不同。 例1： 已知Y的真值表，要求画Y的卡诺图。 逻辑函数Y的真值表 A B C Y 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 卡诺图
阎石《数字电子技术基础》(第5版)(名校考研真题 时序逻辑电路)【圣才出品】
第6章 时序逻辑电路一、选择题1．一个六位二进制减法计数器，初始状态为000000，问经过203个输入脉冲后，此计数器的状态为（）。
[电子科技大学2008研]A．110011B．110101C．111000D．110110【答案】B【解析】六位减法器的计数周期为；203%64＝11，即从000000经过11个6264计数周期，输出状态变为110101。
2．为了把串行输入的数据转换为并行输出的数据，可以使用（）。
[北京科技大学2010研]A．寄存器B．移位寄存器C．计数器D．存储器【答案】B【解析】移位寄存器能能够串行输入串行输出，并行输入并行输出，串行输入并行输出。
3．一个四位二进制码加法计数器的起始值为1001，经过100个时钟脉冲后的值为（ ）。
[北京邮电大学2010研]A ．1110B ．1111C ．1101D ．1100【答案】C【解析】1001经过16的倍数个周期后仍为1001，即96个时钟脉冲后计数器显示1001，再经历4个时钟脉冲，即100个时钟脉冲时，计数为1001＋0100（4）＝11014．某计数器的状态转换图如下图所示，该计数器的模为（ ）。
[电子科技大学2010研]A ．三B ．四C ．五D ．八图6-1【答案】C【解析】循环状态的有5个，也就是说当计数器使用的过程中只有这5个状态才能保持一直计数。
二、填空题1．8级扭环计数器的状态转换圈中，无效状态有______个。
[电子科技大学2008研]【答案】240【解析】n 级扭环计数器的无效状态共有：个。
22n n 2．用移位寄存器产生1101010序列，至少需要______位的移位寄存器。
[电子科技大学2010研]【答案】6【解析】共七位序列数，由于采用移位寄存器，而且状态在序列中没有循环，移位寄存器在传输过程中数据是一次传递的，所以需要至少6位移位寄存器。
表6-13．一个三级环形计数器的初始状态是Q2Q1Q0＝001（Q2为高位），则经过40个时钟周期后的状态Q2Q1Q0＝______。
数电第五版(阎石)第六章课后习题及答案
2 1 0 2 1 0 1 0 2 1 0 ' ' ' ' 2 1 0 1 0 1 0 1 0 ' ' ' ' ' 2 1 0 2 1 0 1 0 2 1 0
) Q (Q
) 0 (Q
电路图如下图所示：
【题6-34】设计一个控制步进电机三相六状态工作的逻辑电 路。如果用1表示电机绕组导通，0表示电机绕组截止，则三 个绕组ABC的状态转换图应如下图所示。M为输入的控制变 量，当M=1时 为正转，M为0时为反转。
第六章 时序逻辑电路
解：74160的状态转换图如A6.24所示；当A=0时74LS147的输 ' ' ' ' 出为Y 3 Y 2 Y 1 Y 0 1110 ,74160的数据输入端 D 3 D 2 D 1 D 0 0001 则状态转换顺序将如图所示，即成为九进制计数器。输出的 脉冲Y的频率为CLK频率的1/9。以此类推可得：
低电平 输入端 1/9 1/8 1.11 1.25
1/7 1/6
1/5 1/4 1/3 1/2 0
1.43 1.67
2 2.5 3.33 5 0
【6.29】设计一个序列信号 发生器电路，使之在一系列 CLK信号作用下能周期性地 输出“0010110111”的序列 信号。 解：方案：十进制计数器 和8选1数据选择器 十进制计数器选用74160， 则计数器状态 Q 3 Q 2 Q 1 Q 0 与输出Z之间的关系真值 表如右图所示。
MQ MQ MQ
*
' 2 ' 3 ' 1
பைடு நூலகம்
M Q M Q M Q
' '
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第六章习题课后
一、选择题
1．PROM和PAL的结构是。
A.PROM的与阵列固定，不可编程
B. PROM与阵列、或阵列均不可编程
C.PAL与阵列、或阵列均可编程
D. PAL的与阵列可编程
2．PAL是指。
A.可编程逻辑阵列
B.可编程阵列逻辑
C.通用阵列逻辑
D.只读存储器3．当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于。
A.组合逻辑电路
B.时序逻辑电路
C.存储器
D.数模转换器
4．PLD器件的基本结构组成有。
A.输出电路
B.或阵列
C. 与阵列
D. 输入缓冲电路
5．PLD器件的主要优点有。
A.集成密度高
B. 可改写
C.可硬件加密
D. 便于仿真测试
6．GAL的输出电路是。
A.OLMC
B.固定的
C.只可一次编程
D.可重复编程
7．PLD开发系统需要有。
A.计算机
B. 操作系统
C. 编程器
D. 开发软件
8．只可进行一次编程的可编程器件有。
A.PAL
B.GAL
C.PROM
D.PLD
9．可重复进行编程的可编程器件有。
A.PAL
B.GAL
C.PROM
D.ISP-PLD
10．ISP-PLD器件开发系统的组成有。
A.计算机
B.编程器
C.开发软件
D.编程电缆
11．全场可编程（与、或阵列皆可编程）的可编程逻辑器件有。
A.PAL
B.GAL
C.PROM
D.PLA
12.GAL16V8的最多输入输出端个数为。
A.8输入8输出
B.10输入10输出
C.16输入8输出
D.16输入1输出
13一个容量为1K×8的存储器有个存储单元。
A.8
B. 8192
C.8000
D. 8K
14．要构成容量为4K×8的RAM，需要片容量为256×4的RAM。
A. 8
B.4
C. 2
D.32
15．寻址容量为16K×8的RAM需要根地址线。
A. 8
B. 4
C.14
D.16K
E. 16
16．RAM的地址码有8位，行、列地址译码器输入端都为4个，则它们的字线加位线共有条。
A.8
B.16
C.32
D.256
17．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。
A.8×3
B.8K×8
C.256×8
D. 256×256
18.采用对称双地址结构寻址的1024×1的存储矩阵有。
A.10行10列
B.5行5列
C.32行32列
D.1024行1024列
19．随机存取存储器具有功能。
A.读/写
B.无读/写
C.只读
D.只写
20．欲将容量为128×1的RAM扩展为1024×8，则需要控制各片选端的辅助译码器的输出端数为。
A.1
B.2
C.3
D.8
21．欲将容量为256×1的RAM扩展为1024×8，则需要控制各片选端的辅助译码器的输入端数为。
A.4
B.2
C.3
D.8
22．只读存储器ROM在运行时具有功能。
A.读/无写
B.无读/写
C.读/写
D.无读/无写
23．只读存储器ROM中的内容，当电源断掉后又接通，存储器中的内容。
A.全部改变
B.全部为0
C.不可预料
D.保持不变
24．随机存取存储器RAM中的内容，当电源断掉后又接通，存储器中的内容。
A.全部改变
B.全部为1
C.不确定
D.保持不变
25．一个容量为512×1的静态RAM具有。
A.地址线9根，数据线1根
B.地址线1根，数据线9根
C.地址线512根，数据线9根
D.地址线9根，数据线512根
26．用若干RAM实现位扩展时，其方法是将相应地并联在一起。
A. 读/写线
B.数据线
C. 地址线
D. 片选信号线
27．PROM的与陈列（地址译码器）是。
A.全译码可编程阵列
B. 全译码不可编程阵列
C. 非全译码不可编程阵列
D. 非全译码可编程阵列
二、判断题（正确打√，错误的打×）
1.PROM不仅可以读，也可以写（编程），则它的功能与RAM相同。
（）
2.PAL的每个与项都一定是最小项。
（）
3.PAL和GAL都是与阵列可编程、或阵列固定。
（）
4.PLA的与门阵列是可编程的，或门阵列是固定的。
（）
5.PAL的输出电路是固定的，不可编程，所以它的型号很多。
（）
6.GAL的型号虽然很少，但却能取代大多数PAL芯片。
（）
7.ABEL语言是一种通用的硬件描述语言（HDL），用于PLD的开发。
（）
8.GAL不需专用编程器就可以对它进行反复编程。
（）
9.在系统可编程逻辑器件ISP-PLD不需编程器就可以高速而反复地编程，则它与RAM随机存取存储器的功能相同。
（）
10.PLA是全场可编程（与、或阵列皆可编程）的可编程逻辑器件，功能强大，便于使用，因此被普遍使用。
（）
11.实际中，常以字数和位数的乘积表示存储容量。
（）
12.RAM由若干位存储单元组成，每个存储单元可存放一位二进制信息。
（）
13.动态随机存取存储器需要不断地刷新，以防止电容上存储的信息丢失。
（）
14.用2片容量为16K×8的RAM构成容量为32K×8的RAM是位扩展。
（）
15.所有的半导体存储器在运行时都具有读和写的功能。
（）
16.ROM和RAM中存入的信息在电源断掉后都不会丢失。
（）
17.RAM中的信息，当电源断掉后又接通，则原存的信息不会改变。
（）
18.存储器字数的扩展可以利用外加译码器控制数个芯片的片选输入端来实现。
（）
19.PROM的或阵列（存储矩阵）是可编程阵列。
（）
20.ROM的每个与项（地址译码器的输出）都一定是最小项。
（）
21.用PROM实现四位二进制码到Gray码的转换时，要求PROM的容量为4*4b。
（）
三、填空题
1．存储器的和是反映系统性能的两个重要指标。
2.半导体存储器按功能可分为 和 两种类型，其中 在电源掉电后信息不会丢失。
3.用户可编程ROM 有 、 和 三种类型，其中 的编程是一次性的。
4.PLD 器件的基本结构包括 和 两部分。
5.GAL 器件由 、 和 三个主要部分组成。
6.PROM 的与门阵列是 ，或门阵列是 ；PLA 的与门阵列是 ，或门阵列是 ；PAL 的与门阵列是 ，或门阵列是 。
四、综合题
1．试分析题图6-1给定的阵列图，试写出输出表达式Y 的最小项表示形式。
题图6-1
2．对于题图6-2所示PAL ，试列出其输入、输出真值表．
Y 0Y 1X 0
X 2
X 1
题图6-2
3．4×2位容量的ROM 的点阵图如题图6-3所示.。
试写出逻辑表达式，列出其真值表，并说明电路的逻辑功能。
S
C
题图6-3
一、选择题
1.AD；
2.B；
3.A；
4.ABCD；
5.ABCD；
6.AD；
7.ABCD； 8.AC； 9.BD； 10.ACD； 11.D； 12.C；
13.BD； 14.D； 15.C； 16.C； 17.C； 18.C；
19.A； 20.D； 21.A； 22.D； 23.B； 24.A；
25.D； 26.C； 27.A； 28.ACD； 29.B。
二、判断题
1.×；
2.×；
3.√；
4.×；
5. √；
6.√；
7.√；
8.×；
9.×；
10.×；11.√； 12.√； 13.√； 14. ×； 15.×；
16.×； 17.×； 18.√； 19.√； 20.√；21.×。
三、填空题
1.存储容量存取时间；
2.RAM ROM ROM；
3.PROM EPROM E2PROM PROM；
4.与门阵列或门阵列；
5.与门阵列或门阵列输出逻辑宏单元（OLMC）；
6.固定的可编程的可编程的可编程的可编程的固定的
四、综合题
1.解：Y（A,B,C,D）＝∑m(2，12，11，3，8)
2
3
所以为半加器。