数据选择和分配器
第十八讲 数据选择器与分配器
组合逻辑电路
CC14539 数据选择器 1 真值表
输 入 输出 1ST A1 A0 1D3 1D2 1D1 1D0 1Y 使能端低电平有效 1 ×× × × × × 0 0 0 0 × × × 0 0 1D0 0 0 0 × × × 1 1 1ST = 1 时，禁止数据 选择器工作，输出 1Y = 0。 0 0 1 × × 0 × 0 1D 0 0 1 × × 1 ×1 1 0 1 0 × 0 × ×0 1D2 1ST = 0 时，数据选择 0 1 0 × 1 × ×1 器工作。输出哪一路数据 0 1 1 0 × × ×0 1D 由地址码 A1 A0 决定。 0 1 1 1 × × ×1 3
一路输入
D
Y0 Y Y11= D Y2 Y3
多路输出
地址码输入
A1 0
A0 1
EXIT
组合逻辑电路
二、数据选择器的逻辑功能及其使用
1.
8 选 1 数据选择器 CT74LS151
Y ST Y 互补输出端 8 路数据输入端
使能端，低 电平有效
地址信号 输入端
ST A2 CT74LS151 A1 A0 D0D1 D2 D3 D4 D5 D6 D7
0 1 Y = A2A1A0D0 + A20 1A0D1 + A Y = A2A1A0D0 + A2A1A0D1 + 1 0 A2A1A0D2+ A20 1A0D3+ A A2A1A0D2+ A2A1A0D3+ 0 A2A1A0D4+ A20 1A0D5+ A A2A1A0D4+ A2A1A0D5+ 0 A2A1A0D6+ A20 1A0D7 A A2A1A0D6+ A2A1A0D7
数据选择器与数据分配器的设计与仿真
数据选择器与数据分配器的设计与仿真数据选择器与数据分配器的设计与仿真摘要：基于量⼦元胞⾃动机的双稳态特性和数字电路，本⽂探讨了4位数据选择器和4位数据分配器的设计⽅法，并利⽤QCADesigner仿真验证了其电路设计的正确性，对以后8位、16位或更⾼位的数据选择器与数据分配器具有⼀定的借鉴意义。
关键词：量⼦元胞⾃动机、数据选择器和数据分配器、QCADesigner仿真1、引⾔有研究认为，当电⼦器件的尺⼨达到70 nm 时, 由于功率耗散和相互连接等问题使得基于传统CMOS 技术的器件尺⼨的进⼀步减⼩变得不太可能[1]，这就需要发展⼀种不同于传统CMOS 的器件技术来使电⼦器件能继续朝纳⽶级⽅向发展。
近年来，有些学者提出量⼦元胞⾃动机(Quantum Cellular Automaton，QCA)的结构，它通过电⼦在量⼦元胞⾃动机上占据的位置来携带⼆进制信息⽽不是通过传统的电流开关来表⽰⼆进制信息。
量⼦细胞⾃动机的结构, 在⽤分⼦实现时, 其特征尺⼨仅为⼏纳⽶，具有低功耗、⾼集成度和⽆引线集成等优点, 将是新⼀代的电⼦元件之⼀。
然⽽，基于QCA实现数字逻辑系统，均需要展开⼤量的研究⼯作。
作为基于QCA数字逻辑系统的基础，需要有完整的逻辑单元库。
迄今，虽然有⼈提出了各种加法器[2-4]、乘法器[5]和其他电路[6]的设计，但是，数据选择器和数据分配器的设计还缺乏研究。
本⽂结合QCA和数字电路相关知识和化简思想的设计了数据分配器和数据选择器，并利⽤QCADesigner仿真验证了其电路设计的正确性。
此外，此电路设计中采⽤基本QCA器件组合和相同逻辑功能电路合并的思想，具有较强的普适性，对以后的电路设计也有⼀定的借鉴意义。
2、量⼦元胞⾃动机的基本元素QCA是由基本的逻辑器件组成的，这些基本量⼦器件主要有含有两个静电⼦的标准元胞和旋转元胞，每个元胞通过内部电⼦所处的位置定义它的极性，元胞之间极性的传递或改变是依靠两元胞间电⼦的库仑作⽤和元胞内电⼦的隧穿作⽤，每个元胞中的电⼦被⾼度极化，电⼦云密度沿元胞两个垂直的对⾓分布中的⼀个⽅向分布，⼀个元胞的极化能引起临近元胞的极化，从⽽实现数据的传递。
8数据选择器和数据分配器
数字电路-08数据选择器和数据分配器应用实验一． 实验目的1. 了解变量译码器和数据选择器的逻辑功能和具体应用。
2. 熟悉中规模组合逻辑器件功能的测试和设计方法。
二． 实验原理（1）变量译码器变量译码器有n 个输入，2n个输出，每个输出唯一地对应一组输入构成的二进制 码，当且仅当输入组合为该码时，输出呈有效电平。
中规模TTL 集成译码器有74LS139（双2输入、4输出）、74LS138（3输入、8输出）和74LS154（4输入、16输出），输出均为低电平有效，并具有低电平有效的使能控制端S —-。
变量译码器除在数字系统中起二进制译码作用外，还可实现组合逻辑函数、数据分配等功能。
74LS139的引脚图如图8-1（a ）所示，片上有两个独立的2线-4线译码器，各 输出逻辑表达式为：Y ——0 =01A A S ⋅⋅、Y ——1 = 01A A S ⋅⋅、Y ——2 =01A A S ⋅⋅、Y ——3 = 01A A S ⋅⋅显然，当使能S —-为有效电平“0”时，如果译码器A 1，A 0输入的是逻辑函数的输入变量A ，B ，则Y ——i 代表了A ，B 构成的最小项m i 的反函数（最大项）。
所以，2线-4线通用译码器可附加与非门（与门）实现用标准与-或（标准或-与）表达式表示的二变量组合逻辑函数。
同理，n 线-2n 线通用译码器可实现n 变量的组合逻辑函数。
如果把译码器的使能端S 作为数据输入端，则可实现数据分配功能。
被分配的串行数字信号D i 从S 输入，当A 1，A 0为不同的二进制码时，D i 信号被分配到译码器对应的输出端Y ——i 。
比如A1A0为“11”时， D i 信号被分配到Y ——3，此时Y ——0～Y ——2输出均为高电平。
（a ） （b ） （c ）图8-1 器件引脚排列（2）数据选择器数据选择器有n 位控制信号，2n 个数据输入。
每组控制码能够选择唯一的一个数据输出，类似由控制码切换的多选一开关。
数据选择器与数据分配器
L ABC ABC AB
图4-32 例4-8的逻辑电路图
1.3 数据分配器
数据 输入端
数 据
输
出
端
选择端
图4-33 数据分配器示意图
1.3 数据分配器
D
数据 分配器
Y0 Y1
Y2
Y3
A1 A0
表4-17 1路-4路数据分配器真值表
1
0
D7
inst MULTIPLEXER
GN
D7
D6
D5
D4
D3
WN
D2
Y
D1
D0
C
B
A
ቤተ መጻሕፍቲ ባይዱ74151
(a) 8选1数据选择器74LS151
inst MULTIPLEXER
2C3
2C2
2C1
2C0
2GN
1C3
2Y
1C2
1Y
1C1
1C0
1GN
B
A
74153
(b) 双4选1选择器74LS153
出
W
1
D0 D1 D2 D3 D4 D5 D6 D7
数字电子技术
数据选择器与数据分配器
1.1 数据选择器
数
据
数据输出端
输
入
端
选择端 图4-27 2n选一数据选择器示意图
1.1 数据选择器
D0
四选一
D1
数据
Y
D2
选择器
D3
A1 A0
图4-28 四选一数据选择器逻辑符号
表4-15 四选一数据选择器真值表
数据选择和分配器
输 S 1 0 0 0 0 D × D0 D1 D2 D3
入 A1 × 0 0 1 1 A0 × 0 1 0 1
输 出 Y 0 D0 D1 D2 D3
1S
A1 1D3 1D2 1D1 1D0 1Y GND
选通控制端S为低电平有效， 时芯片被选中， 选通控制端 为低电平有效，即S=0时芯片被选中， 为低电平有效 时芯片被选中 处于工作状态； 时芯片被禁止， 处于工作状态；S=1时芯片被禁止，Y≡0。 时芯片被禁止 。
L = A B C + A BC + AB
1 3个变量，选用4 选1数据选择器。
1
确定数据选择器
2
选用74LS153 选用
2 74LS153有两个 地址变量。确定地址量A1=A、A0=B 、
3
（1）公式法 ）
函数的标准与或表达式：
3
L = A B C + A BC + AB = m0C + m1C + m2 ⋅ 0 + m3 ⋅ 1
数据输出端
地址 信号 输入 端
输入数据端
使能端,输入 使能端 输入 低电平有效
选 数 据 选 择 器 的 真 值 表
4 1
Y = ( A1 A 0 D0 + A1 A0 D2 + A1 A 0 D3 + A1 A0 D3 ) ST
当 ST =1时，输出 ＝0，数据选择器不工作。 时 输出Y＝ ，数据选择器不工作。 当 ST =0时，数据选择器工作。其输出为 时 数据选择器工作。
A0 1
1路-4路数据分配器 路 路数据分配器
输 入 数 据 真值表
D
输 A1 0 0 1 1
入 A0 0 1 0 1 Y0 D 0 0 0
4-5-三-数据选择器比较器全加器
8/1数据选择器 应用—并入串出
例：用数据选择器2片74LS153（4选1）、 译码芯片74LS247（4-7段译码器）和数码 器管，使电路在任意时刻现实“2”、 “0”、“1”、“2”四个数字。
电路图
数值比较器—原理
1位数值比较器：
数值比较器—原理
2位数值比较器
多位2进制数进行比较时，如果高位已经比较出“ 多位2进制数进行比较时，如果高位已经比较出“〉” 或“〈”，则可直接比较出结果，否则则应进一步比较低位。 ，则可直接比较出结果，否则则应进一步比较低位。
加法器—全加器
全加器（ ）：能进行加数、被加数 全加器（Full Adder）： ）： 以及低位的进位信号的加法运算。
1位全加器—74LS183
和输出 进位输入 进位输出
加法器—串行进位加法器
两个多位二进制数相加，必须利用全加器， 两个多位二进制数相加，必须利用全加器，1 位二进制数相加用1个全加器， 位二进制数相加用1个全加器，n 位二进制数 个全加器。 相加用n个全加器。只要将低位的进位输出接 到高位的进位输入。 到高位的进位输入。
当 G = 0时 ， Y ＝ D 0 A1 A0 + D1 A1 A0 + D 2 A1 A0 + D 3 A1 A0 = D 0 m 0 + D1m1 + D 2 m 2 + D 3 m 3 Y =
2 n −1 i=0
∑Dm
i
i
可以当做一个变量处理： 一般Di可以当做一个变量处理： 可以取原变量；反变量； 可以取原变量；反变量；0；1。 i=1时 对应的最小项在式中出现） （Di=1时，对应的最小项在式中出现）
② 当A2A1A0=100~111时： 时 因为A ， 所以，这时选中2选 中的 即 选 的 数据 中的D 因为 2=1，所以，这时选中 选 1中的 1(即4选1的Y2)数据 输出，也即选中 中的某路数据输出。 输出，也即选中D4~D7中的某路数据输出。 可用真值表来理解（p95表3-17）,请列出真值表。 可用真值表来理解（ 表 ） 请列出真值表。 请列出真值表 同理，可用5片 选 连接后扩为 连接后扩为16选 ， 同理，可用 片4选1连接后扩为 选1，请同学们自行分析要 求扩充的输入端更多时，例如4选 扩为 扩为32选 ， 求扩充的输入端更多时，例如 选1扩为 选1，或64选1， 选 ， 甚至更多时， 甚至更多时，则显然能显示出用译码器作片选功能的优越 性。
数据选择器和数据分配器
集成数据选择器的规格、品种较多，因此，重要的是要能够看懂真值表，理 解其逻辑功能。
集成数据选择器的芯片种类很多，常用的有2选1，如CT54157、CT54158；4 选1，如CT54LS153、CT54LS353；8选1，如CT74151、CT74LS251。16选1，如 CT54150等。CT74LS251的引脚排列如图（a）所示，逻辑符号如图（b）所示。
（a）引脚排列
（b）逻辑符号
CT74LS251的引脚排列和逻辑符号
如果现有的集成数据选择器通道不够，则可利用多片级联来进行扩展。例如， 用一片CT74LS251（8选1数据选择器）做低位芯片，用另一片CT74LS251做高位芯 片，要使16个通道的数据选1输出，必须有四个地址输入端A、B、C、D，将A端与 高位芯片的 相连，并经过非门与低位芯片的 相连，如下图所示。
3）根据最小项表达式将数据输入端做如下赋值：
D0 D1 D3 D5 D6 D7 1
画出函数的逻辑图，如下图所示。
D2 D4 0
例7.5的逻辑图
本例函数Y m(0,1,3,5,6,7,) 也可以用4选1芯片来实现，如CT74153，
逻辑图如下图所示。选择 、 作为地址输入，即用两变量 、 组成最小项，用第 3个变量作为数据输入，即可实现该函数。
用74LS251实现16选1数据选择器
当A=1时，低位芯片工作，高位芯片处于禁止状态。根据 的地址输入信 号，输出低八路数据 中的一路。
当 时，高位芯片工作，低位芯片处于禁止状态。根据 的地址输入信号， 输出高八路数据 中的一路。
该电路具有16选1数据选择器的功能。
用数据选择器可以实现组合逻辑函数，其方法如下。 1）将给定的函数转化为最小表达式。 2）以最小项因子做数据选择器的输入地址。 3）将函数式中已存在的最小项mi相对应的数据输入端Di赋值为1，将函数 式中不存在的最小项相对应的数据输入端赋值为0。
实验7数据选择与数据分配
实验七 数据选择与数据分配一、实验目的1． 掌握数据选择器和分配器的功能及使用方法。
2． 利用数据选择器和分配器构成功能电路。
二、实验仪器及材料1．数字实验箱 一台2．器件： 74LS151 一片 74LS138 一片 74LS00 一片 三、实验原理假如有多路信息需要通过一条线路传输或多路信息需要逐个处理，这时就要有一个电路，它能选择某个信息而排斥其它信息，这就称作数据选择。
反之，把一路信息逐个安排到各输出端去，叫做数据分配。
1、数据选择器能够实现从多路数据中选择一路进行传输的电路称为数据选择器，或称为多路开关。
74LS153是双四选一数据选择器。
Y 为输出端， A1、A0为地址输入端。
D0. D1. D2. D3为数据输入端。
通过选定不同的地址代码即可从4个数据输入端选出要的一个，并送到输出端Y 。
输出逻辑式可写成：此目的，必须由8个选择变量进行控制，A 0A 1A 2即为选择输入端，D 0~D 7为8个数据输入端，Y 为输出端，8选1数据选择器逻辑图及功能表下表。
提问：根据功能表，写出74LS151的输出逻辑函数式Y=E为使能端，又称选通端，只有0=E 时，才允许有数据输出，否则输出始终为0。
利用使能端可以实现多块选择器的扩展功能。
2、数据分配器在数据传输过程中，有时需要将某一路数据分配到多路装置中去，能够完成这种功能的电路称为数据分配器。
数据分配器与数据选择器功能相反，它是将一路输入数据送到地址选择信号指定的输出。
数据选择器可以看成是译码器的特殊应用。
带有使能端的译码器都具有数据分配器的功能。
3-8线译码器作为8路分配器，使能端作为数据线。
如输入为D，地址信号为A、 B、C，可将D按地址分配到八路输出F0、F1、F2、F3、F4、F5、F6 、F7。
提问：根据功能描述，写出74LS138的输出逻辑函数式Y=提问：使能端作数据输入，就138而言，可以怎样设置？3、数据选择与分配在实际使用时，数据选择器和分配器的配合使用，可以构成一个典型的串行数据传送总线系统。
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1 D0 DD15 DD37 D2
D4
D6
设 F = Y 、A = A2、B = A1、C = A0
对比两张卡诺图后得 D0 = D1 = D2 = D4 = 0 D3 = D5 = D6 = D7 = 1
(4)画连线图业务推广与部 公式法所得图相同
17
卡诺图之二— 降幂法 （1）按 A、B 顺序写出函数的标准与或式
= m0 2D0 + m1 2D1 + m2 2D2 + m3 2D3
业务推广部
7
2. 8 选 1 数据选择器(CT74LS151)
引 VCC D4 D5 D6 D7 A0 A1 A2
脚 16 15 14 13 12 11 10 9
排 列
74LS151
图
12345678
D3 D2 D1 D0 Y Y ST地
Y D0m0 D1m1 D2m2 D3m3 D4m4 D5m5 D6m6 D7m7
(3) 确定输入变量和地址码的对应关系
F
令 A2 = A, A1 = B ，A0 = C
则 D7 = D6 =D5 = D3 =
Y
74LS151
D7D6D5D4D3 D2D1D0A2A1A0 S
1
(4) 画连D线0图= D1 业=务D推2广=部 D4 =
两个相同的 4 选 1 数据选择器。
1ST
2ST
CC14539逻辑功能示意图
两个数据选择器 的公共地址输入端。
数据选择器 1 的数 据输入、使能输入。
业务推广部
5
CC14539 数据选择器 1 真值表
输
入
输出
使能端低电平有效
1S A1 A0 1D31D21D11D0 1Y T1 × × × × × × 0
（4B）画连线图(略)
=1
业务推广部
18
用数据选择器实现函数 Z m 3,4,5,6,7,8,9,10,12,14
[解] (1) n = k-1 = 4-1 用 8 选 1 数据选择器 74LS151 (=2)3函数 Z 的标准与或式
Z A BCD ABC D ABCD ABC D ABCD
业务推广部
8
使能端，低
互补输出端
电平有效 8 选 1 数据选择器
Y
Y
CT74LS151 真值表
ST ST
输 入 输出 ST A2 A1 A0 Y Y 1 ××× 0 1 0 0 0 0 D0 D0
地址 信号 输入 端
A2 A1 CT74LS151 A0D0D1D2 D3 D4 D5D6 D7
0 0 0 1 D1 D1 0 0 1 0 D2 D2
数 据
D2 D
数据选择器
数 据
3
A011 A100 选择控制信号
数据个数 N 与地址码个数 n 的关系：
N 业务推广部 = 2n
3
(2) 真值表
D A1 A0 Y D0 0 0 D0 D1 0 1 D1 D2 1 0 D2 D3 1 1 D3
(3) 函数式
(4) 逻辑图
Y = D0123
1
01 A1 01 A0
4.4 数据选择器和数据分配器
主要要求：
理解数据选择器和数据分配器的作用。
理解常用数据选择器的逻辑功能及其使 用掌。握用数据选择器实现组合逻辑电路的方 法。
业务推广部
1
一、数据选择器和数据分配器的作用
发送
并行传送
接收
0
0
数1
1
据1
1
传 输 方 式
0每位数据各占一条传输线，当 0
01传高送，数 且据 很位 难数 实串增 现行多 。传送时，成本较
12
四、用数据选择器实现组合逻辑函数
（一） 原理：选择器输出为标准与或式，含地址变量的全部
最小项。
4 选 Y D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 A1 A0
18 选 1 Y D0 A2 A1 A0 D7 A2 A1 A0
而任何组合逻辑函数都可以表示成为最小项之和的形式， 故可用数据选择器实现。
数据输出
数据 输入
D
1 路-4 路 数据分配器
选择控制
A1 A0
真
A1 A0 Y0 Y1 Y2 Y3
0 0 D0 0 0
值 0 1 0 D0 0
表 1 0 0 0D 0
1 1 0 0 0D
业务推广部
Y0 D A1 A0 函
Y1 D A1A0
数
Y2 D A1 A0 Y3 D A1A0
式
Y0 Y1 Y2 Y3
&
&
&
&
D
1
1 逻辑图
A1 A1
11
2. 用 3 线-8 线译码器实现 1路 - 8 路数据分配
器 数据输出
S1 — 数据输入（D）
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138
Y 0 ~ Y 7 — 数据输出（D） S2 、S3 — 使能控制端
AB C D AB CD ABC D ABC D ABC D
8 选 1 Y D0 A2 A1 A0 D1 A2 A1 A0 D7 A2 A1 A0
(3) 确定输入变量和地址码的对应关系 (4) 画连线图
公式法
Z
若令 A2 = A, A1= B, A0= C
Y
Z m1 D m2 1 m3 1 m4 1
m1 D
A
CD
AB 00 01 11 10
B A1= m2 1
A0=
C
m6 D
00 01 11 10
0 1 1 1
0 1 0 1
1 1 0 0
0 1 1 1
m3 1 m7 D
m5 D
m4 1
Z m0 0 m1 D m2 1 m3 1 m4 1
m5 D m6 D m7 D
× ×
× ×
× ×
101D3
数据选择器 2 的逻辑功能同理。
业务推广部
6
CC14539 数据选择器输出函数式
1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3
= m0 1D0 + m1 1D1 + m2 1D2 + m3 1D3 2Y = A1 A0 2D0 + A1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3
0 1
1
1
0
0
并-串转换：数据选择器
业务推广部
串-并转换：数据分配器
2
二、数据选择器 (Data Selector )
从多路数据输入中选择一路作为输出的电路。 又称多路选择器(Multiplexer，简称MUX)或多路 开1关. 4。选 1 数据选择器
(1) 工作原理 输 D0
入 D1
4选1
输
YDD1023 出
(4) 根据采用的数据选择器和求出的表达式画出 连线图
业务推广部
14
（四）应用举例
用数据选择器实现函数 F AB BC AC
公式法之一
(1) k = 3 选用 8 选 1 数据选择器 74LS151（n=3=k）
(2)对照表达式
F ABC ABC ABC ABC
0 m0 0 m1 0 m2 1 m3 0 m4 1 m5 1 m6 1 m7
(3) 确定输入变量和地址码的对应关系
公式法：
令 A1 = A, A0 =
F
Y D0 AB D1 ABB D2 AB D3 AB
Y
1/2 74LS153
F AB C AB C AB1 AB 0 D3 D2 D1 D0 A1 A0 ST
则 D0 = 0 D1 =D2 = C
1
D3(4=) 1画连线图
功
Y D001234567 Y D101234567
能
示
MUX 使禁能止
意
图 ……
D7
D0 A2 A1 A0 ST
╳01 ╳01 ╳ 01 01
当 SST— 1选时通，控选制择端器被禁止 Y 0
当 SADT270AD时00 ——，选地数择址据端器输被入选端中（使能 ）
Y 1
Y Y 、DY0 A—2 A数1 A据0 输 D出1 A端2 A1 A0 D7 A2 A1 A0
74LS151
D7D6D5 D4D3D2D1D0A2A1A0 S
m5 D m6 D m7 D m0 0
则 D1=D D2=D3 =D4 =1
1 ABC
1
D5 D6业务D推7广部D D0= 0
D
D
19
卡诺图法
Z m 3,4,5,6,7,8,9,10,12,14
令 A2 =
m0 0
则
D0 0 , 业D务1推广部D ,D2 D3 D4 1 ,
D5 D6 D7 D
20
作业
4.18 4.19
练习
4.20 4Biblioteka 21业务推广部21
0 0 0 0 D0 D0
0 0 0 1 D1 D1 0 0 1 0 D2 D2 0 0 1 1 D3 D3 0 1 0 0 D4 D4 0 1 0 1 D5 D5 0 1 1 0 D6 D6 0 1 1 1 D7 D7
输出函数表达式
Y = A21A01A0D0 + A2A01A0D1 + A201A1A0D2+ A2A01A0D3+ A20A1A0D4+ A2A01A0D5+ A20A1A0D6+ A2A01A0D7