CMOS乘法器版图设计与仿真——第5章-第7章
模拟CMOS集成电路设计(拉扎维)第7章噪声
西电模微拟电C子MO学S院集－成董电刚路－设模计拟(拉集扎成维电)第路7设章计
11
噪声
平均功率
有些随机过程的平 均功率也不可预测
电路中大多数噪声源有固 均方根值（root mean square） 定的平均功率，可以预测 的定义：
平均功率的定义：
+ 1
Pav = lim
+T T
/ /
2 2
x
2(t)dt
18
噪声
相关噪声源和非相关噪声源
比赛前体育场中的
观众交谈，产生非
相关噪声，总噪声 功率低
AIC设计中研究 的噪声源通常
是不相关的，
比赛中，观众齐 因此噪声功率
声呐喊，产生相 可直接叠加
关噪声，总噪声
功率高
+ 1 +T / 2
Pav = Pav1 + Pav 2 + lim t T
T / 2 2 x1 (t ) x2 (t )dt
ZL
+1
1 ZL = RD
1 + ( g m + g mb )rO ( g m + g mb )rO g m + g mb
sC D
输出阻抗
R out
= {[ 1 + ( g
m + g mb ) ro ] R S
1 sC S
+ ro } || ( R D
西电模微拟电C子MO学S院集－成董电刚路－设模计拟(拉集扎成维电)第路7设章计 噪声
西电模微拟电CM子O学S院集－成董电刚路－设模计拟(拉集扎成维电)第路7设章计
22
噪声
RC电路的输出噪声
计算RC电路的输出噪声谱和总噪声功率
CMOS版图
第4章 CMOS版图
第4章 CMOS版图
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路 的性能要求(例如：电流、频率、电压增益 等等) 根据采用的特定工艺的详细信息，电路设 计规范定义了基本器件尺寸。
4.2.8 焊盘层
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
第4章 CMOS版图
图4.7 第一层通孔的图示
第4章 CMOS版图
4.2.7 文字标注层
文字标注层用于版图中的文字标注，目 的是方便设计者对器件、信号线、电源线、 地线等进行标注，便于版图的查看，尤其 在进行验证的时候，便于查找错误的位置。 在进行版图制造的时候并不会生成相应的 掩膜层。
第4章 CMOS版图
第4章 CMOS版图
4.2 版图中的绘图层
绘图层是指完成集成电路的版图设计所需 要的最少分层数目。我们以N阱CMOS工艺为 例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层(Active)、多晶硅栅层(Poly)、 P选择层(P Select)、N选择层(N Select)、接触 孔层(Contact)、通孔层(Via)、金属层(Metal)、 文字标注层(Text)和焊盘层(Pad)。
一种CMOS四象限模拟乘法器的设计
一种CMOS四象限模拟乘法器的设计
张正璠
【期刊名称】《微电子学》
【年(卷),期】1993(23)4
【摘要】本文提出了一种CMOS四象限模拟乘法器。
这种乘法器基于MOS晶体管的电流-电压平方关系,采用线性MOS跨导器、悬浮电压发生器和线性MOS电阻完成乘法运算。
这种乘法器具有单端输出电压和较好的温度特性。
文章比较详细地介绍了电路特点和工作原理,分析了电路的温度性能,并给出了SPICEⅡ的模拟结果。
【总页数】7页(P7-12)
【关键词】CMOS;模拟乘法器;硅栅p阱工艺
【作者】张正璠
【作者单位】电子工业部第24研究所
【正文语种】中文
【中图分类】TN432
【相关文献】
1.一种高性能的CMOS四象限模拟乘法器 [J], 孙立平;刘阳
2.一种CMOS四象限模拟乘法器电路结构 [J], 赵玉山
3.一种结构简单的低压CMOS四象限模拟乘法器 [J], 管慧
4.一种基于亚阈值区特性的CMOS四象限模拟乘法器 [J], 管慧;汤玉生
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清华大学《数字集成电路设计》周润德 第7章 数据通路 乘法器
第二节乘法器（一）乘法器的应用与实现：（1）应用：1. 硬件乘法器可大大提高运算速度，超过软件实现2. 数字信号处理（DSP）相关（Correlation）、滤波（Filtering）卷积（Convolution）、频率（Frequency）3. 与其它运算电路集成，组成功能很强的协处理器（2）实现：1. 求部分积2. 移位3. 相加（3）分类：1. 并行：a）组合阵列b）脉动阵列c ）波茨编码d ）Wallace Tree e ）流水线式2. 串行3. 串并行（4）选择乘法器的原则：1. 速度2. 数据处理量（Throughput ）3. 精度4. 面积（二）组合阵列乘法器（Array Multiplier ）（1）基本原理：称为“部分积”位（点积），共有个，由与门产生。
2)(1010ji j m i n j i y x P +−=−=∑∑=y x j i mn（2）RCA 阵列乘法器结构：RCA 阵列乘法器结构：对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）对位乘法器，共需个半加器（HA ）个全加器（FA ）个与门（AND ）n n ×n)2(−n n n 2n m ×nnm mn −−mn（3）设计原则：乘法器存在许多延时几乎相同的关键路径，因此重点放在Adder上，使加法器的Sum和Carry的传输时间相同！传输门实现全加器：“求和”与“进位”时间相同CSA阵列乘法器的实现五种类型单元电路，其中Cell 2、Cell 4、Cell 5 含全加器（FA）Cell 1Cell 2Cell 3Cell 4Cell 5最后求和有可用CPA 故总共有即=n2.结构实现（n=4）（四）改进的波茨编码乘法器（1）原理（基4 波茨编码乘法器）：1. 阵列乘法器的缺点：加法阵列大，运算次数多, 运行速度慢2. 解决关键：减少加法阵列减少部分积的数目每次乘数中取k 位（例如k ＝2）与被乘数相“与”产生部分积（即波茨编码乘数）。
CMOS集成电路制造工艺及版图设计
叠放metal1层:
叠放metal2层:
●侧视图显示叠放顺序 ●绝缘层将两金属层分隔开
每层的图形由顶视图表 示，SiO2是透明玻璃
7.2 互连线电阻和电容
互连线电阻和电容使传播延时增加 互连线电阻会消耗功率 互连线电容会偶合进额外的噪声，影响电 路可靠性
不同金属材料电阻率
连线的寄生电容（与衬底或连线之间）
5、氮化硅SiN4淀积
• 用于表面覆盖，对大多数物质原 子有阻挡作用，防污染。 • 介电常数较大：7 0 • 绝缘，可用于在电气上隔离相邻 场效应管。 • 同SiO2一样，能被化学漂洗掉。
6、化学机械抛光CMP
7、刻蚀
• 先将掩模(mask)图案转移到涂上光刻胶的硅片上。 • mask 或 reticle：玻璃上覆盖铬图案。
电路）
• 5.CSP（Chip Size Package）芯片尺寸封装 （引脚多，面积小，频率高）
引线键合封装（wire-bonding）
Substrate Die Pad Lead Frame
倒装片封装（Flip-chip）
优点：压焊块可在芯片上任何位置， 具有非常好的电气性能。
Die
Solder bumps
• CPU的封装发展史：
• 1.DIP（Dual.In－line Package）双列直插式封装 （适合PCB板，pin少，面积比大） • 2.PQFP（Plastic Quad Flat Package）塑料方型扁平式封装和PFP（Plastic Flat Package）塑料扁平组件式封装 （密集，面积比小，适合高频电路） • 3. PGA（Pin Grid Array Package）插针网格阵列封装 （拔插方便，适合高频 电路） • 4.BGA（Ball Grid Array Package）球栅阵列封装 （引脚多，但是间距大，适合更高频率
CMOS反相器原理图版图的仿真设计
集成电路专业学年论文论文题目：CMOS反相器原理图版图设计与仿真学院：电子工程学院年级：2008级专业：集成电路设计与集成系统姓名：学号：指导教师：2011年 7月 8日摘要门电路是构成各种复杂数字电路的基本逻辑单元，掌握各种门电路的逻辑功能和电气特性，对于正确使用数字集成电路是十分必要的。
MOS门电路：以MOS管作为开关元件构成的门电路。
MOS门电路，尤其是CMOS门电路具有制造工艺简单、集成度高、抗干扰能力强、功耗低、价格便宜等优点，得到了十分迅速的发展。
所谓CMOS (Complementary MOS)，是在集成电路设计中，同时采用两种MOS器件：NMOS和PMOS，并通常配对出现的一种电路结构。
CMOS电路及其技术已成为当今集成电路,尤其是大规模电路、超大规模集成电路的主流技术。
反相器是数字电路中的一种基本功能模块。
将两个串行反相器的输出作为一位寄存器的输入就构成了锁存器。
锁存器、数据选择器、译码器和状态机等精密数字符件都需要使用基本反相器。
因此此次针对CMOS反相器原理图、版图设计与仿真也是很有必要的自己学会了Tanner EDA软件的使用。
也进一步了解了CMOS反相器直流特性瞬态特性和版图的绘制。
关键词CMOS;反相器;Tanner EDA;设计;仿真;版图;AbstractThe complex digital circuits are constituted by the basic gate circuits,and the Gate circuits is the logic cells.Grasp at various kinds of logic gates' functions and electrical characteristics for the proper use of digital integrated circuits is essential. MOS gate[1]: The MOS tube as a switching element constitute the gate. MOS gate, especially a CMOS gate with simple manufacturing process, high integration, anti-interference ability, low power consumption, cheap, etc., has been very rapid development. The so-called CMOS (Complementary MOS), is in IC Design, while using two MOS devices: NMOS and PMOS, and the emergence of a circuit is usually paired structure. CMOS circuits and technology has become today's integrated circuits, especially large-scale circuits, VLSI mainstream technology.Inverter is a basic digital circuit modules. The two serial output of the inverter as a register input to constitute a latch. Latch, data selectors, decoders and state machines and other precision parts are required to use a few characters in the basic inverter.Therefore, the schematic for the CMOS inverter layout design and simulation is necessary to learn their own Tanner EDA software. Further understanding of the transient characteristics of CMOS inverter DC characteristics and layout drawing.Key wordsCMOS; inverter; TannerEDA; design; simulation; territory;目录摘要 (II)Abstract (III)前言 (3)第一章使用S-Edit编辑设计CMOS反相器原理图 (4)1.1绘制CMOS反相器原理图 (4)1.1.1进入S-Edit建立新文件 (4)1.1.2环境设置环境设置 (4)1.1.3编辑模块并浏览组件库 (5)1.1.4从组件库引用模块 (5)1.1.5编辑反相器 (6)1.1.6加入输入输出端口 (7)1.1.7反相器的输出成果 (7)1.2反相器瞬态分析 (8)1.2.1进入S-Edit编辑文件 (8)1.2.2输出成Spice文件 (8)1.2.3加载包含文件 (9)1.2.4插入分析设定和输出设定命令 (10)1.2.5进行模拟 (11)1.3反相器直流分析 (12)1.3.1 进入S-Edit (12)1.3.2 加入工作电源和输入直流信号 (12)1.3.3 编辑直流电压源 (13)1.3.4 输出spice文件 (13)1.3.5分析设定和输出设定 (14)1.3.6进行模拟 (115)1.3.7结果分析 (116)第二章使用S-Edit编辑设计CMOS反相器原理图 (17)2.1绘制反相器版图的前期设置工作 (17)2.1.1 打开L-Edit软件新建版图文件 (17)2.1.2 取代设定 (17)2.1.3编辑组件 (17)2.1.4设计环境设定 (17)2.2绘制反相器 (18)2.2.1 编辑PMOS (18)2.2.2 编辑NMOS (18)2.2.3 其他部分 (20)2.3使用T-Spice进行版图设计仿真 (21)结论 (22)参考文献 (23)前言CMOS结构的主要优点是电路的静态功耗非常小，电路结构简单规则，使得它可以用于大规模集成电路、超大规模集成电路。
CMOS反相器版图设计与仿真报告
CMＯS反相器版图设计与仿真报告在此次实例设计中采用Tａnnｅr Pro 软件中的L－Ediｔ组件设计ＣMＯS反相器的版图,进而掌握L-Edit的基本功能和使用方法。
ﻩ操作流程如下:进入L-Eｄit—>建立新文件—>环境设定—>编辑组件—>绘制多种图层形状—>设计规则检查—>修改对象—＞设计规则检查—>电路转化—＞电路仿真。
一、绘制反相器版图1)打开L-Ediｔ程序,并将新文件另存以合适的文件名存储在一定的文件夹下：在自己的计算机上一定的位置处打开L－Ｅdit程序，此时L-Ｅdｉt自动将工作文件命名为Layoｕｔ1.sｄb并显示在窗口的标题栏上。
而在本例中则在Ｌ－Edit文件夹中新建立“反相器版图”文件夹,并将新文件以文件名“Eｘ1１”存与此文件夹中。
如图一所示。
图错误!未定义书签。
打开L-Eｄit，并另存文件为Ｅｘ１12)取代设定：选择Fｉle－>Ｒepｌaｃe Setup命令,在弹出的对话框中单击浏览按钮,按照路径.．\Samples＼ＳPR\eｘａｍple1\ligｈtｓ.ｔdｂ找到“lighｔs．tdb”文件,单击OK即可。
此时可将lｉgｈts.ｔdb文件的设定选择性的应用到目前编辑的文件中。
如图二所示。
图错误!不能识别的开关参数。
取代设定３)编辑组件:L-Ｅdit编辑方式是以组件（Celｌ）为单位而不是以文件为单位,一个文件中可以包含多个组件,而每一个组件则表示一种说明或者一种电路版图。
每次打开一个新文件时便自动打开一个组件并命名为“Ｃell0”；也可以重命名组件名。
方法是选择Cell-＞Rename 命令,在弹出的对话框中的Reｎamｅ cell as文本框中输入符合实际电路的名称，如本设计中采用组件名“iｎｖ”即可，之后单击OK按钮。
如图三所示。
图错误!未定义书签。
重命名组件为inｖ4)设计环境设定:绘制布局图必须要有确实的大小,因此要绘图前先要确认或设定坐标与实际长度的关系。
cmos模拟电路版图课程设计
cmos模拟电路版图课程设计一、课程目标知识目标：1. 学生能够理解并掌握CMOS模拟电路的基本原理和版图设计流程。
2. 学生能够识别并运用CMOS模拟电路中的常见器件，如MOSFET、二极管、三极管等。
3. 学生能够运用所学知识分析CMOS模拟电路的性能，并对其进行优化。
技能目标：1. 学生能够运用电路设计软件进行CMOS模拟电路的版图设计，包括器件布局、连线、电源地处理等。
2. 学生能够根据设计要求，完成版图设计中所需的匹配、对称、隔离等技巧。
3. 学生能够运用版图验证工具对设计进行验证，发现并解决潜在问题。
情感态度价值观目标：1. 学生通过课程学习，培养对电子工程的兴趣和热情，提高未来从事相关领域工作的信心。
2. 学生能够树立团队协作意识，主动与他人交流、分享设计经验，共同提高。
3. 学生能够养成严谨、细致的学习态度，面对设计挑战时保持积极心态，勇于克服困难。
课程性质分析：本课程为电子工程专业高年级课程，旨在帮助学生将所学理论知识与实际工程应用相结合，提高学生的实际动手能力。
学生特点分析：学生已具备一定的电子工程基础，具有较强的学习能力和动手能力，但可能对CMOS模拟电路的版图设计较为陌生。
教学要求：1. 结合教材内容，注重理论与实践相结合，提高学生的实际操作能力。
2. 针对学生特点，适当引导和启发，帮助学生掌握版图设计方法和技巧。
3. 关注学生的学习进度，及时调整教学策略，确保课程目标的实现。
二、教学内容1. CMOS模拟电路基本原理- CMOS工艺简介- MOSFET工作原理与特性- 常见CMOS模拟电路基本结构2. 版图设计流程与方法- 版图设计规范与要求- 器件布局与连线技巧- 电源地处理与隔离技术3. 版图设计实例分析- 简单放大器版图设计- 电流镜版图设计- 差分放大器版图设计4. 版图验证与优化- 版图验证工具的使用- 版图性能分析- 版图优化方法与技巧5. 教学内容安排与进度- 第一周：CMOS模拟电路基本原理- 第二周：版图设计流程与方法- 第三周：版图设计实例分析- 第四周：版图验证与优化教材章节关联：1. CMOS模拟电路基本原理：对应教材第1章和第2章内容2. 版图设计流程与方法：对应教材第3章内容3. 版图设计实例分析：对应教材第4章和第5章内容4. 版图验证与优化：对应教材第6章内容教学内容科学性和系统性：教学内容紧密结合教材，按照从基础原理到实际应用的顺序，逐步引导学生掌握CMOS模拟电路版图设计的方法与技巧，确保学生能够系统地掌握相关知识。
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第5章基于层次化设计的8位并行乘法器的设计此设计共分为4个层次：由顶层到低层依次是：带进位运算的顶层模块，8位并行乘法器模块，4位乘法器模块，2位乘法器模块，输入模块。
下面，将由低层到顶层开始说明：5.1 输入模块的设计原理图设计如下：x，y为数据输入；p，c为中间和和中间进位输入；p1，c1为部分积输出图5-1 输入模块的原理图设计使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-2 输入模块的版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：图5-3 输入模块的LVS结果由结果可知，所设计的版图和原理图相匹配，并且，所设计的版图中共使用了48个晶体管，其中N、PMOS各占一半。
5.2 两位乘法器模块的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：图5-4 两位乘法器模块原理图使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-5 两位乘法器模块版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果：图5-6 两位乘法器模块的LVS结果由LVS结果可知，所设计的版图和原理图相匹配。
此设计中，共使用了192个晶体管，N、PMOS各占一半。
5.3 四位乘法器模块的设计原理图设计如下：使用Cadence中的使用Virtuoso Layout Editor工具生成版图：图5-8 四位乘法器模块版图设计使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，由图5-9可以看出，所设计的版图和原理图相匹配。
可以看出，设计中共使用了768个晶体管。
图5-9 四位乘法器模块LVS结果5.4 进位运算模块的设计原理图设计：图5-10 进位运算模块的原理图设计图5-10中的MUX为2选1多路选择器，choose信号控制选择输出为高或者为X7和Y7，最终的进位运算结果也通过choose选通，choose为高时做无符号运算，为低时做有符号运算。
5.5 八位乘法器模块的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：其中的大框为四位乘法器模块，小框为加法器设计方案二图5-11 八位并行乘法器的原理图设计将原理图封装生成symbol图：其中p[14..0]位中间积输入，c[7..0]为中间进位输入图5-12 基于层次化设计的八位并行乘法器symbol图使用Verilog-XL对其进行功能仿真可得如下波形：图5-13 基于层次化设计的八位并行乘法器部分功能仿真图表5-1 基于层次化设计的八位并行乘法器部分仿真结果X[7..0](H) 0AY[7..0](H) 06 07 08 09 0A 0B 0C 0D Z[7..0](H) 003C 0046 0050 005A 0064 006E 0078 0082Z[7..0](D) 60 70 80 90 100 110 120 1305.6 带进位运算的八位并行乘法器的设计使用Cadence中的schematic composer工具进行原理图工具设计原理图如下：图5-14 带进位运算的八位并行乘法器原理图当choose信号（/net43）为高时，乘法器做有符号运算，当choose为低时，做无符号运算，即有符号运算：11111111111111110011111100000001⨯=, 无符号运算：1111111111111111111111000000001⨯=。
此2种运算由图5-16显示。
将原理图生成symbol，建立测试原理图如下：使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图5-16 带进位运算的八位并行乘法器仿真波形图使用Virtuoso Layout Editor工具生成版图：图5-17 带进位运算的八位并行乘法器的版图设计使用DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下：图5-18 带进位运算的8位并行乘法器的LVS结果由LVS结果可以看出，所设计的版图和原理图相匹配。
而且在设计中，一共使用了3462个晶体管。
占用的芯片面积为：2⨯=。
581.850580.800337938.48um um um第6章八位并行乘法器的设计的优化在5.6节中可以看到，所设计的层次化乘法器只采用了全加器（CSA、设计方案二）作为基本器件，而且由可重复调用的单元构成，有很多冗余的输入，占用了很多芯片面积，拖慢了运算速度，因此，对5.6中的设计进行优化，采用了半加器，CSA 和加法器设计方案二的组合，得到如下原理图：图6-1 优化后的8位并行乘法器模块当choose信号（/net43）为高时，乘法器做有符号运算，当choose为低时，做无符号运算，即有符号运算：11111111111111110011111100000001⨯=, 无符号运算：1111111111111111111111000000001⨯=。
此2种运算由图6-5显示。
将原理图生成symbol：图6-2 优化后的8位并行乘法器的symbol图使用Verilog-XL对其进行功能仿真，波形如下：图6-3 优化后的8位并行乘法器部分功能仿真图建立测试原理图如下：图6-4 优化后的8位并行乘法器测试原理图使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图6-5 优化后的8位并行乘法器仿真波形图使用Virtuoso Layout Editor 工具生成版图：图6-6 优化后的八位并行乘法器版图使用DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下：图6-7 优化后的八位并行乘法器的LVS结果可以看出，所设计的版图和原理图相匹配。
设计中共使用了2562个晶体管，占用的芯片面积为2⨯=。
525523274575um um um第7章设计比较在这一章节中，将对比所设计的4位串行和并行乘法器，以及对比优化前的8位并行乘法器的后端仿真（版图仿真），并对它们的面积和延时进行分析。
7.1 四位串行乘法器和四位并行乘法器的比较在前一章中给出了所设计的4位串行乘法器和4位并行乘法器的版图，在这一节中，将对这两个的延时和面积进行分析比较。
为了容易比较2个设计，使用Cadence中的schematic composer工具生成如下测试图：4bit为串行乘法器，下面一个四位并行乘法器图7-1 四位串行和并行乘法器的比较测试原理图通过创建新的config view，将所设计的版图连接到原理图中，为了易于比较波形输出，选择使用方波发生器产生了相同的输入（X=1111，Y=1111）。
使用Cadence中的spectre仿真工具进行仿真，得到如下波形：zb为并行乘法器输出，zm位串行乘法器的输出图7-2 四位串行乘法器和四位并行乘法器的比较波形在此，采集图中的数据来比较输出由0翻转到1时的延时情况：（延时=翻转时间（ps，上升到2.5V的时间）-0.025ps（输入上升到2.5V的时间））表7-1 两个四位乘法器的延时比较单位（ps）翻转时间（并行）延时（并行）翻转时间（串行）延时（串行）Zm7 1270 1245 Zc7 1820 1795 Zm6 2350 2325 Zc6 2480 2455 Zm5 2580 2555 Zc5 3470 3445 Zm4 X X Zc4 X X Zm3 X X Zc3 X X Zm2 X X Zc2 X X Zm1 X X Zc1 X X Zm0 220 195 Zc0 220 195图中X代表此输出此时为低，暂不比较由表7.1可以看出，在输入X=1111和Y=1111时，四位并行乘法器的高位输出都比串行的快，zm0和zc0都为一级与门延时，所以是相同的，可以说，四位并行乘法器的速度比四位串行乘法器快。
面积方面，由第三章可以知道，所设计的四位串行乘法器的面积为：2⨯=，四位并行乘法器的面积为：279278.477673.6u m u m u m2um um um⨯=。
晶体管使用数量上看（见第三章四位串行乘法器279278.477673.6和四位并行乘法器的LVS结果图），四位串行乘法器共使用了486晶体管，而并行乘法器共使用了456个晶体管。
综上所述，可以得出结论，四位并行乘法器的性能比四位串行乘法器的性能高。
7.2 优化前后的八位并行乘法器的比较在这一小节中，将对前一章节所设计的八位并行乘法器优化前和优化后的性能进行比较。
使用Cadence中的schematic composer工具进行原理图工具设计测试原理图如下：图7-3 优化前后的八位并行乘法器比较通过创建新的config view，将所设计的版图连接到原理图中，为了易于比较波形输出，选择使用方波发生器产生了相同的输入（X=11111111，Y=11111111）。
使用Cadence中的spectre仿真工具进行仿真，得到如下波形：图7-4 两个八位并行乘法器的输出比较在此，采集图7-4中的数据来比较输出由0翻转到1时的延时情况：（延时=翻转时间（ps ，上升到2.5V 的时间）-0.025ps （输入上升到2.5V 的时间））由波形图中的数据可以得到：做无符号位运算时（choose=1）表7-2 无符号运算时八位并行乘法器的延时比较单位（ps）翻转时间（优化）延时（优化）翻转时间（优化前）延时（优化前）Zm15 2440 2415 Z15 3640 3615 Zm14 2950 2925 Z14 3100 3075 Zm13 3030 3005 Z13 3400 3375 Zm12 3020 2995 Z12 3620 3595 Zm11 3090 3065 Z11 3640 3615 Zm10 4410 4380 Z10 4570 4545 Zm9 4730 4705 Z9 5760 5735 Zm8 X X Z8 X X Zm7 X X Z7 X X Zm6 X X Z6 X X Zm5 X X Z5 X X Zm4 X X Z4 X X Zm3 X X Z3 X X Zm2 X X Z2 X X Zm1 X X Z1 X X Zm0 224 199 Z0 1050 1025 做有符号位运算时（choose=1）：输入延时为4010ps表7-3 有符号运算时八位并行乘法器的延时比较单位（ps）翻转时间（优化）延时（优化）翻转时间（优化前）延时（优化前）Zm15 X X Z15 X X Zm14 X X Z14 X X Zm13 4300 290 Z13 4300 290 Zm12 4320 310 Z12 4330 320 Zm11 4330 320 Z11 4330 320 Zm10 4330 320 Z10 4430 420 Zm9 4320 310 Z9 4520 510 Zm8 4450 440 Z8 4540 530 Zm7 X X Z7 X X Zm6 X X Z6 X X Zm5 X X Z5 X X Zm4 X X Z4 X X Zm3 X X Z3 X X Zm2 X X Z2 X X Zm1 X X Z1 X X Zm0 4020 10 Z0 4100 90由表7-2可以看出，修正后的乘法器运算速度比修正前快，二者输出稳定时，修正后的乘法器比修正前快了573547051030-=（在此仿真中，zm9和z9输ps ps ps出是最慢的，因此它们的延时时间决定了乘法器的运算速度）。