IC版图设计-第五章
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第5章微电子概论基本IC单元版图设计
表5.2列出了MOSIS对应于TSMC的0.35m CMOS工艺定义的全部工艺层。
MOSIS is a low-cost prototyping and production volume service for VLSI circuit development. Since 1981, MOSIS has fabricated more than 50,000 circuit designs for commercial firms, government agencies, and research and educational institutions around the world.
中一个可能的原因是厚度的不同。 - 用“四探针测试”法探测每方欧姆数值（R=V/I）。 - ic中典型的电阻值： poly栅： 2~3欧姆/方
metal层： 20~100毫欧姆/方（小电阻；良导体） diffusion： 2~200欧姆/方 - 工艺中的任何材料都可以做电阻。 常用的材料有poly和diffusion。 常用电阻器阻值范围： 10~50 欧姆
19
PMOS
第三电极阻止寄生的有源导通
20
工艺流程
台湾半导体制造公司（TSMC台积电）的0.35m CMOS工艺。TSMC的0.35m CMOS工艺是MOSIS 1997年以来提供的深亚微米工艺。
TSMC的0.35m沟道尺寸和对应的电源电压、电 路布局图中金属布线层及其性能参数如表5.1所示。
17
基本IC单元版图设计 – 电阻
基本材料的复用:
- pmos/nmos晶体管去掉栅，就可以得到一些我们想要的电阻，这些电阻被 称为“扩散电阻”。对于扩散电阻器版图设计特别需要注意的是作为偏置连接的 第
MOSIS is a low-cost prototyping and production volume service for VLSI circuit development. Since 1981, MOSIS has fabricated more than 50,000 circuit designs for commercial firms, government agencies, and research and educational institutions around the world.
中一个可能的原因是厚度的不同。 - 用“四探针测试”法探测每方欧姆数值（R=V/I）。 - ic中典型的电阻值： poly栅： 2~3欧姆/方
metal层： 20~100毫欧姆/方（小电阻；良导体） diffusion： 2~200欧姆/方 - 工艺中的任何材料都可以做电阻。 常用的材料有poly和diffusion。 常用电阻器阻值范围： 10~50 欧姆
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PMOS
第三电极阻止寄生的有源导通
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工艺流程
台湾半导体制造公司（TSMC台积电）的0.35m CMOS工艺。TSMC的0.35m CMOS工艺是MOSIS 1997年以来提供的深亚微米工艺。
TSMC的0.35m沟道尺寸和对应的电源电压、电 路布局图中金属布线层及其性能参数如表5.1所示。
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基本IC单元版图设计 – 电阻
基本材料的复用:
- pmos/nmos晶体管去掉栅，就可以得到一些我们想要的电阻，这些电阻被 称为“扩散电阻”。对于扩散电阻器版图设计特别需要注意的是作为偏置连接的 第
《IC单元版图设计》课件
IC单元版图设计的未来展望
发展趋势展望
IC单元版图设计将更加注重功耗 和性能的平衡，实现更高效、可 靠的集成电路。
未来方向
未来的IC单元版图设计将更加注 重深度学习和人工智能技术的应 用，推动集成电路的创新。
研究热点
当前的研究热点包括低功耗设计、 器件集成和整合等，为IC单元版 图设计带来更多机遇和挑战。
《IC单元版图设计》PPT 课件
IC单元版图设计是集成电路设计中的重要环节，本课程将介绍IC单元版图设计 的基本概念、流程、工具、注意事项以及未来展望。
什么是IC单元版图设计？
IC单元版图设计是集成电路设计中的一项关键技术，旨在实现IC单元的物理布 局和连接，确保电路的正常工作。
IC单元版图设计的应用广泛，涵盖了从处理器到传感器等多个领域，对于电 子设备的性能和稳定性起着至关重要的作用。
IC单元版图设计流程
1
流程概述
IC单元版图设计包括物理设计准备、版图规划、电路布局、连线布局、设计规则 验证等阶段。
2
数字IC单元版图设计
数字IC单元版图设计流程包括逻辑综合、时序优化、布局布线、电器规则检查等 步骤。Байду номын сангаас
3
模拟IC单元版图设计
模拟IC单元版图设计流程包括电路拓扑设计、布局优化、电压栅极等步骤。
本次IC单元版图设计PPT课件的大纲
本次课程涵盖了IC单元版图设计的基本概念、流程、工具、注意事项以及未来展望。 希望通过本课程的学习，能够加深对IC单元版图设计的理解，并为未来的集成电路设计提供参考和启示。 谢谢观看！
Mentor Graphics Calibre 基础操作教程
提供了Mentor Graphics Calibre的基础操作教程，包 括设计规则的设置和验证等。
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
集成电路原理-MOS集成电路的版图设计
整理课件
（9）反刻Al 除去其余的光刻胶，在整个硅片上 蒸发或淀积一层Al（约1m厚）， 用反刻Al的掩模版反刻、腐蚀出需 要的Al连接图形。
（10）刻钝化孔 生长一层钝化层（如PSG），对器 件/电路进行平坦化和保护。通过钝 化版刻出钝化孔（压焊孔）。
图5-6 硅栅NMOS工艺流程示意图
整Hale Waihona Puke 课件若要形成耗尽型NMOS器件，只需在第（5）、（6）步之间加 一道掩模版，进行沟道区离子注入。
NMOS工艺流程的实质性概括： P型掺杂的单晶硅片上生长一层厚SiO2。 MK1—刻出有源区或其他扩散区（薄氧化版/扩散版）。 MK2—形成耗尽型器件时，刻出离子注入区。 MK3—刻多晶硅图形（栅、多晶硅连线）。
当L0，有：
r
c
dV dt
2V x2
（5-3）
近似处理，求解得：
(V ou ) t rc( L )2[N (N 21 )] （5-4）
整理课件
若 N L ，则有： L
(Vout)
r
c 2
L2
（5-5）
注意：
此时，若按集总模型处理：即将整个长连线等效为一总的
R总、C总，则；
图5-2 集总模型等效电路
整理课件
（7）刻多晶硅，自对准扩散 用多晶硅版刻出多晶硅图形，再用 有源区版刻掉有源区上的氧化层， 高温下以n型杂质对有源区进行扩散 （1000℃左右）。此时耐高温的多 晶硅和下面的氧化层起掩蔽作用 ——自对准工艺
（8）刻接触孔 在 硅 片 上 再 生 长 一 层 SiO2， 用 接 触 孔版刻出接触孔。
整理课件
(V o) u tR 总 C 总 dW L otx o L x W rcL 2 （5-6）
（9）反刻Al 除去其余的光刻胶，在整个硅片上 蒸发或淀积一层Al（约1m厚）， 用反刻Al的掩模版反刻、腐蚀出需 要的Al连接图形。
（10）刻钝化孔 生长一层钝化层（如PSG），对器 件/电路进行平坦化和保护。通过钝 化版刻出钝化孔（压焊孔）。
图5-6 硅栅NMOS工艺流程示意图
整Hale Waihona Puke 课件若要形成耗尽型NMOS器件，只需在第（5）、（6）步之间加 一道掩模版，进行沟道区离子注入。
NMOS工艺流程的实质性概括： P型掺杂的单晶硅片上生长一层厚SiO2。 MK1—刻出有源区或其他扩散区（薄氧化版/扩散版）。 MK2—形成耗尽型器件时，刻出离子注入区。 MK3—刻多晶硅图形（栅、多晶硅连线）。
当L0，有：
r
c
dV dt
2V x2
（5-3）
近似处理，求解得：
(V ou ) t rc( L )2[N (N 21 )] （5-4）
整理课件
若 N L ，则有： L
(Vout)
r
c 2
L2
（5-5）
注意：
此时，若按集总模型处理：即将整个长连线等效为一总的
R总、C总，则；
图5-2 集总模型等效电路
整理课件
（7）刻多晶硅，自对准扩散 用多晶硅版刻出多晶硅图形，再用 有源区版刻掉有源区上的氧化层， 高温下以n型杂质对有源区进行扩散 （1000℃左右）。此时耐高温的多 晶硅和下面的氧化层起掩蔽作用 ——自对准工艺
（8）刻接触孔 在 硅 片 上 再 生 长 一 层 SiO2， 用 接 触 孔版刻出接触孔。
整理课件
(V o) u tR 总 C 总 dW L otx o L x W rcL 2 （5-6）
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
school of phye
basics of ic layout design
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匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
school of phye
basics of ic layout design
6
简单匹配 - matching single transistor
school of phye
basics of ic layout design
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匹配方法 之二：交叉法 interdigitating device
北大集成电路版图设计课件_第5章 电容和电感精选全文
一. 电 容
3. 金属-多晶硅电容
如果利用多晶硅作为电容的下极板，金属作为电容的上极板，
就可形成金属-多晶硅电容。如图5.9所示，金属-多晶硅电容
与多晶硅-多晶硅电容相似，只不过上极板是金属而不是多晶
硅。
多晶硅
金属
C1
C2
C1
衬底
场氧化层
图 5.9 金属-多晶硅电容示意图
一. 电 容
4. 金属-金属电容 如果电容的上下极板都用金属来构成，就会形成金属-金属电
一. 电 容
Bad
Good
电容匹配规则
一. 电 容
3. 匹配电容的大小要适当。 电容的随机失配与电容面积的平方根成反比，但并不是
面积远大匹配就越好。总是存在一个最佳电容尺寸，超过 这个尺寸，梯度效应就会非常明显，从而影响匹配。
某些CMOS集成电路工艺中，正方形电容的尺寸应该介 于20μm×20μm至50μm×50μm之间。超过该尺寸的电 容应该被划分成多个单位电容，利用适当的交叉耦合减小 梯度影响，改善电容整体的匹配性。 4. 匹配电容要邻近摆放。
一. 电 容
多晶硅-多晶硅电容通常制作在场区处，由场氧化层把电容 和衬底隔开。由于场氧化层较厚，所以多晶硅-多晶硅电容的 寄生参数小，而且无横向扩散影响。通过精确控制两层多晶 硅的面积以及两层多晶硅之间的氧化层的厚度，可得到精确 的电容值。
由于多晶硅-多晶硅电容制作在场氧化层上，所以电容结构 的下方不能有氧化层台阶，因为台阶会引起电容下极板的表 面不规则，将造成介质层局部减薄和电场集中，从而破坏电 容的完整性。
金属2
（厚）电介质
金属1
一. 电 容
为了减小金属-金属电容所占用的面积，在多层金属互连系统中 可以制备叠层金属电容。多层金属平板垂直地堆叠在一起，从 上至下，每两层金属之间都存在电容。通过将奇数层金属连接 在一起作为一个电极，而将偶数层金属连接在一起作为另一个 电极。从剖面图来看，金属-金属电容是梳状交叉结构。
集成电路版图设计基础第五章：模拟IC版图
电源分布是版图设计中非常重要 的一个环节，它涉及到如何合理 地分布电源网络，以保证电路的
稳定性和性能。
常用的电源分布技术包括电源网 格、电源岛和电源总线等，这些 技术可以有效减小电源网络的阻
抗和减小电压降。
热设计
在模拟IC版图设计中，热设计 是一个不可忽视的环节，它涉 及到如何有效地散热和防止热 失效。
验证与测试
功能验证
通过仿真测试或实际测试，验证版图实现的电路功能是 否正确。
时序验证
检查电路时序是否满足设计要求，确保电路正常工作。
ABCD
性能测试
对版图实现的电路进行性能测试，包括参数、频率、功 耗等方面的测试。
可测性、可维护性和可靠性测试
对版图进行测试，验证其在测试、维修和可靠性方面的 表现是否符合要求。
02
模拟IC版图设计流程
电路设计
确定设计目标
根据项目需求，明确电路 的功能、性能指标和限制 条件。
选择合适的工艺
根据电路需求，选择合适 的工艺制程，确保电路性 能和可靠性。
电路原理图设计
使用电路设计软件，根据 电路功能和性能要求，设 计电路原理图。
参数提取与仿真验证
对电路原理图进行仿真验 证，提取关键参数，确保 电路性能满足设计要求。
版图布局
确定版图布局方案
模块划分与放置
根据电路原理图和工艺制程要求，确定合 理的版图布局方案。
将电路原理图划分为若干个模块，合理放 置在版图上，确保模块间的连接关系清晰 、简洁。
电源与地线设计
考虑可测性、可维护性和可靠性
合理规划电源和地线的分布，降低电源和 地线阻抗，提高电路性能。
在版图布局时，应考虑测试、维修和可靠 性等方面的需求。
第5章_电容版图设计
Sandwich电容
A
A
Metal2
B
Metal4 Metal3 B
Metal2 Metal3
Metal2 Metal1
Poly1 Metal1
横向通量电容
本章主要内容
IC电容及其类型
CH7
电容匹配
边缘效应
dummy
C1
C1
C1
C1
C1
C1
C1
Better!
每层互连线都与上一层金属和下一层金属垂直可 以减小重叠电容。
电容器件类型
容值受偏压影响大，在CMOS、 BiCMOS工艺中很少使用。
MOS电容
C1 C2
N+
RS RS
N+
C RS
NWell P-sub
MOS电容的下极板是轻掺杂的衬底或N阱，因此有较大的寄 生串联电阻，所以应避免使用太长沟道的MOS来制作电容。
pip电容poly2poly1nwellpsubpip电容制作于n阱上可以起到屏蔽噪声的作用poly1metal1绝缘层绝缘层绝缘层绝缘层metal1metal1metal2mip电容mim电容堆叠电容三明治电容增大了单位面积的容值metal2绝缘层绝缘层metal1metal2metal3metal4poly1poly1metal2metal2metal4metal1metal1metal3metal3sandwich电容横向通量电容本章主要内容ch7ch7ch7ch7电容匹配ic电容及其类型边缘效应dummyc1c1c1c1c1c1c1c1better
集成电路版图基础
第5章 电容版图设计
本章主要内容
IC电容及其类型
CH7
电容匹配
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电容充电
二、MOS集成电路中的电容器
MOS集成电路中的电容器几乎都是平板电 容器。平板电容器的电容表示式： C = εoεox/toxWL =C0WL εo、εox、tox由材料性质以及绝缘层的厚度 决定，绝缘层越薄单位电容越大。 式中W和L是平板电容器的宽度和长度，二 者的乘积即为电容器的面积。
N阱电容的优缺点
单位电容值大
电容值随上极板（多晶硅栅）上的
电压改变而改变 N阱与P型衬底之间形成平行极板， 产生寄生电容
由于扩散电容的结构与MOS管相似，
ห้องสมุดไป่ตู้
可以将MOS管的栅源漏电极进行适当 连接构成有源电容，起扩散电容的作 用 MOS管的沟道面积即为电容面积
（2）同质材料电容器
多层金属平板垂直地堆叠在一起，从上至 下，每两层金属之间都存在电容；
奇数层金属连接一起作为一个电极，偶数 层金属连接一起作为另一个电极
电容的寄生效应
任何时刻，只要有一块导电材料跨过另一 块导电材料且二者之间还存在电介质，就 会形成一个电容器；
这种不希望存在却偏偏存在的电容称为寄 生电容；
多晶硅-多晶硅电容
实际的多晶硅-多晶硅电容版图 电容标示层 第一层多晶硅（多晶硅1） 第二层多晶硅（多晶硅2） 金属1 多晶硅1与金属1接触孔 多晶硅2与金属1接触孔
多晶硅-扩散区电容
假如某集成电路制造工艺只能制备单层多晶 硅，那么该工艺可制造多晶硅-扩散区电容。
减小电介质的厚度 但当电介质厚度减小时，其内部电场强度会 增加，太大的电场会导致介质击穿，从而隔离 失效。
平板电容
计算出的电容值略小于实际值： 实际上，电容不仅存在于两平板之间，在平板边缘 也存在电场（边缘效应）。
边缘电容
由于边缘效应而产生的电容。存在于极板的四个边。 边缘效应的存在相当于增大了平板面积。
理想平板电容器的电场线是直线，但实际 情况下，在靠近边缘地方的会发生弯曲， 越靠近边缘，弯曲越严重。称为极板边缘 效应。 极板边缘处的电场分布不均匀，造成电容 的边缘效应，这相当于在电容里并联了一 个附加电容。
由于集成电路中电容器上下极板交错
分布，面积不等，极板边缘效应更加 明显 为了减小边缘电容的影响，版图设计 中尽量不拆分电容
1、基本电容版图
下极板
引线孔 上极板
注意，集成电路中电容值的计算，应计算 有效极板面积。即上、下极板之间重叠的 面积
2、MOS集成电路中常用的电容：
（1）扩散电容
单层多晶工艺使用的方法。淀积多晶硅前先掺
杂下电极板区域，再生长栅氧化层和淀积作上 电极的多晶硅 多晶硅-扩散区电容器；N阱电容
电容
一、电容概述
电容器：能够存储一定量电荷(一定数目电子)的器件。 电容：电容器储存电荷的能力。 单位：法拉（F）
两块导电材料中间存在绝缘介质就会形成电容
分立器件形式的电容
分类
陶瓷电容 云母电容 玻璃膜电容 纸质电容 铝电解电容 钽电容
电容
Q CV
C为电容，法(F)。1F是一个非常大的电容值。 大多数分立电路使用的电容都在几皮法(1pF=10-12 F) 至几千微法(1μF=10-6F)范围内。
版图设计中，尽量减小寄生电容；
尽量不要让其他导线从电容上跨过；
电容的匹配规则
匹配电容的图形要尽量相同
精确匹配电容的尺寸应该采用正方形
匹配电容的大小要适当 匹配电容要近邻摆放
电容的匹配规则
利用阵列结构拆分大电容来实现对称性， 阵列结构应该共质心，并在阵列电容的周 围设置虚拟电容 精确匹配的电容应该进行静电屏蔽，如果 没有静电匹配，则不应该在电容上方布线 匹配的电容应尽量放置在低应力区，并远 离功率器件
如果平板尺寸远大于电介质厚度，边缘效应可被忽 略
电容的分类
集成电路中电容主要包括：
多晶硅-多晶硅电容
多晶硅-扩散区电容
金属-多晶硅电容
金属-金属电容
多晶硅-多晶硅电容
双层多晶硅电容，利用多晶硅材料作为电 容的上下平板，场氧化层做电介质； 对多晶硅进行重掺杂，以降低电阻率； 多晶硅-多晶硅电容制作在场区，场氧化层 较厚，将电容和衬底隔开，故其电容的寄 生参数小，且无横向扩散影响。
分别使用两层金属或两层多晶硅作
为电容器的上下极板，氧化层作为 绝缘介质 金属电容；双多晶硅电容 能够有效减小寄生电容，但金属电容 器单位电容值较小，
（3）叠层电容器
利用metal1或第二层多晶硅覆盖在
第一层多晶硅之上形成第三层极板， 增大电容值。 金属-多晶硅-扩散区电容
3、电容值误差——边缘电容
平板电容
集成电路是平面加工工艺，所以在集成电路中，所 有的电容都是平板电容。
由两块导电平板构成，两块导电平板被称为电介质 的绝缘材料隔开，电荷就储存在这个电介质中。
平板电容
A 0 平板电容的电容值： C t
获得大的电容： 利用介电常数大的材料； 减小电介质的厚度。
平板电容
利用介电常数大的材料 某些材料，如钛酸锶钡的相对介电常数可达 几千，但其制作成本太高，应用范围有限。
该电容上极板为多晶硅，下极板为扩散区。
扩散区可以是有源区，也可以是N阱。
多晶硅-有源区电容，多晶硅-N阱电容
金属-多晶硅电容
多晶硅作为电容的下极板，金属作为电容 的上极板； 与多晶硅-多晶硅电容相似； 制作在场区，由于场氧化层的存在，使下 极板多晶硅与衬底之间的寄生电容较小；
金属-金属电容
上下极板都是金属构成； 不存在PN结，消除了结电容，对电压的依 赖消失； 精度高，匹配性好；
须确保上下两层金属不能短路；
金属-金属电容
需要一层较厚的电介质材料来隔离不同的 金属层；
由于金属层之间距离增加，为得到和其他 电容相同的电容值，金属板的面积将大大 增加；
金属-金属电容
为减小金属-金属电容所占面积，可制备叠 层金属电容；
关于实验
一次版图分析实验，三次版图设计实验 版图分析实验报告应有实验结果为分析所 得电路。最好分析出电路功能 版图设计实验报告应有实验结果为版图照 片截图、验证结果截图