02 第二章 Quartus II集成开发环境 习题答案
02 第二章 Quartus II集成开发环境
第二章 Quartus II集成开发环境
概论
Altera公司的QuartusⅡ集成开发环境根据设 计者的需求提供了一个完整的多平台开发 环境，其包含了整个可编程逻辑器件设计 阶段的所有解决方案，提供了完整的图形 用户界面可以完成可编程片上系统的整个 开发流程的各个阶段，包括输入、综合、 仿真等，在其中设计者可以方便的完成数 字系统设计的全过程。本章将介绍如何在 Quartus II集成开发环境应用VHDL语言进行 数字系统的开发。
第二章 Quartus II集成开发环境
2.1 Quartus II应用基础 2.2 在Quartus Ⅱ集成开发环境中进行VHDL
语言开发
第二章 Quartus II集成开发环境
2.1 Quartus II应用基础
2.1.1 使用图形用户界面 2.1.2 使用EDA工具设计界面 2.1.3 使用命令行可执行界面 2.1.4 Quartus II集成开发环境的应用流程 2.1.5 Quartus II的常用窗口介绍
第二章 Quartus II集成开发环境
思考和练习——综述题
1、请简述使用Quartus II的文本编辑器建立 一个VHDL语言文件并且编写对应代码的步 骤。
2、请简述使用Quartus II创建一个工程的步 骤。
3、功能仿真和时序仿真的区别是什么？ 4、请简述使用Quartus II进行仿真的步骤。
创建一个工程 ① 打开工程设置对话框并且设置工程所在的
文件夹。 ② 将设计文件加入工程。 ③ 选择工程的目标芯片。 ④ 选择工程的综合器和仿真器。 ⑤ 完成工程设置，检查工程设置统计。
第二章 Quartus II集成开发环境
FPGA设计与应用_大连理工大学中国大学mooc课后章节答案期末考试题库2023年
FPGA设计与应用_大连理工大学中国大学mooc课后章节答案期末考试题库2023年1.关于always语句说法不正确的是（）。
参考答案:always语句一定综合成触发器。
2.下列Verilog HDL标识符错误的是（）。
参考答案:16_bitss3.最适合做开关级建模的语言是（）。
参考答案:Verilog HDL4.Verilog HDL的常量不包括（）。
参考答案:枚举型5.Xilinx FPGA芯片的核心资源不包括（）。
参考答案:Flash6.不属于ChipScope Pro工具的部分是（）。
参考答案:XPower7.关于MicroBlaze处理器说法错误的是（）。
参考答案:MicroBlaze和PowerPC一样固化在FPGA芯片中8.关于assign语句说法不正确的是（）。
参考答案:assign语句有可能综合成触发器。
9.关于LUT说法错误的是（）。
参考答案:不可以直接对LUT原语进行例化。
10.关于BlockRam说法正确的是（）。
参考答案:BlockRam的深度和位宽是可以配置的。
11.关于ModelSim行为仿真说法错误的是（）。
参考答案:只能例化一个源文件的顶层Module。
12.语句`timescale 1ns/1ps中，仿真的精度是。
参考答案:1ps##%_YZPRLFH_%##ps13.下列语句书写是合法的，并且描述了一个四路选通器。
assign Mux = (S = =0)? A : 'bz;assign Mux = (S = = 1)? B : 'bz;assign Mux = (S = = 2)? C : 'bz;assignMux = (S = = 3)? D : 'bz;参考答案:正确14.不属于用户约束文件（.ucf文件）所包含内容的是（）。
参考答案:物理约束15.在Verilog HDL中，错误的整数表示是（）。
参考答案:4’200016.形如always @ (posedge Clk or negedge Rst) …语句中，使用的复位方式称为复位。
DE2 实验练习解答—lab 3：锁存器、触发器和寄存器(digital Logic)(DE2)(quartus II)
/halflife/archive/2010/04/23/1718989.html本练习的目的是研究锁存器、触发器和寄存器。
Part I RS锁存器Altera的FPGA含有可供用户使用的触发器电路。
在Part IV演示如何使用它。
这里探讨如何不使用专用触发器来创建存储单元。
图1描述了门控锁存器电路。
可用门级电路或表达式来描述。
part1.v //rs锁存器门级描述1//part 1:rs_ff2module rs_ff(q,r,s,clk);3input clk,r,s;4output q;56wire r_g,s_g,qa,qb/*synthesis keep*/;78and(r_g,r,clk);9and(s_g,s,clk);10nor(qa,r_g,qb);11nor(qb,s_g,qa);1213assign q=qa;1415endmodule16其中/*synthesis keep*/是编译指令，用来指定每个信号用一个单独的逻辑单元实现。
RTL Viewer查看结果如下：图2 未加编译指令的RTL图图3 图2的内部结构图5 图4的内部结构图4 加上编译指令的RTL图图6 RS锁存器功能仿真结果图7 RS锁存器时序仿真结果Part II 门控D锁存器如图8所示：图8 门控D锁存器1.新建一个工程。
为门控D锁存器创建类似Part I中的代码，分析。
part2.v 门控锁存器1//part2 top_level file2module top_level(SW,LEDR0);3input [1:0]SW; //clk & d4output LEDR0; //q56 gated_d_latch(LEDR0,SW[0],SW[1]);78endmodule9101//part2.v gated d_latch2module gated_d_latch(q,d,clk);3input d,clk;4output q;56wire r,s_g,r_g,qa,qb/*synthesis keep*/; 78nand(s_g,d,clk);9nand(r_g,r,clk);10not(r,d);11nand(qa,s_g,qb);12nand(qb,r_g,qa);1314assign q=qa;1516endmodule逻辑单元映射结果：图9 Technology Map Viewer结果仿真：图10 功能仿真结果图11 时序仿真结果2. 另建一个工程，新建一个顶层文件，定义相应的输入/出引脚，使用D锁存器，在DE2上验证。
Quartus II开发软件使用教程
2.1 简介
Altera公司的QuartusⅡ软件提供了可编程片上系统 (SOPC)设计的一个综合开发环境，是进行SOPC设计的 基础。Quartus□Ⅱ集成环境包括以下内容：系统级设 计，嵌入式软件开发，可编程逻辑器件(PLD)设计，综 合，布局和布线，验证和仿真。 QuartusⅡ设计软件根据设计者需要提供了一个完整 的多平台开发环境，它包含整个FPGA和CPLD设计阶段 的解决方案。图2.1说明了Quartus□Ⅱ软件的开发流程。
第2章 QuartusⅡ开发软件 2．更快集成IP Quartus□Ⅱ 软 件 包 括 SOPC Builder 工 具 。 SOPC Builder针对可编程片上系统(SOPC)的各种应用自动完成IP 核(包括嵌入式处理器、协处理器、外设、存储器和用户设 定的逻辑)的添加、参数设置和连接等操作。SOPC Builder 节约了原先系统集成工作中所需要的大量时间，使设计人 员能够在几分钟内将概念转化成为真正可运作的系统。 Altera的MegaWizard Plug-In Manager可对Quartus□Ⅱ 软件中所包括的参数化模块库(LPM)或Altera/AMPP SM合 作伙伴的IP Megafunctions进行参数设置和初始化操作，从 而节省设计输入时间，优化设计性能。
Assembler quartus_asm
编程 quartus_pgm 用于EDA工具的输出文件， 包括：Verilog输出文件(.vo)、 VHDL输出文件(.vho)、VQM文件 以及标准延迟格式输出文件(.sdo)
转换编程文件 quartus_cpf
图2.4 命令行设计流程
第2章 QuartusⅡ开发软件 2.1.4 Quartus□Ⅱ软件的主要设计特性 1．基于模块的设计方法提高工作效率 Altera特别为Quartus□Ⅱ软件用户提供了 LogicLock基于模块的设计方法，便于用户独立设计和 实施各种设计模块，并且在将模块集成到顶层工程时 仍可以维持各个模块的性能。由于每一个模块都只需 要进行一次优化，因此LogicLock流程可以显著缩短设 计和验证的周期。
[教学设计]quartus2问题汇总
![[教学设计]quartus2问题汇总](https://img.taocdn.com/s3/m/c9a0298cdc88d0d233d4b14e852458fb770b3832.png)
quartus2 问题汇总其实QuartusII自带对Error和Warning的解答。
只需在Error或Warning上点击右键，然后选择“Help”，QuartusII的帮助就会告诉你发生这种错误或警告的原因与解决方法。
当然了，是英文的，但是很简单，很容易理解。
Warning (10235): Verilog HDL Always Construct warning at verilog_ctrl.v(109): variable "temp4" is read inside the Always Construct but isn't in the Always Construct's Event Control解释1：在Always结构中对一个变量进行了读写，但是Always的敏感列表中不包含这个变量。
它不影响QuartusII的综合工具，但是可能引起仿真结果与综合逻辑行为的不符。
解释2：把always @(dela_temp or mod_unsign)改成边沿触发，修改敏感信号。
解释3：如果把always @(state_rxd)改成always @(negedge sclk)或 always @(posedge sclk)是没有警告但是data_rxd 得到的数据会延时一个时钟周期或半个时钟周期。
解释4：这个warning就是说你第二个always块是纯组合逻辑，但mosi作为输入没有被包含在敏感列表中，这样的话你的mosi变化不会影响你这段组合逻辑的输出，一定会生成锁存器，也就是latch 。
Warning (10230): Verilog HDL assignment warning atverilog_ctrl.v(111): truncated value with size 10 to match size of target (8)解释1：数值不指定位宽的话，会被默认成32位，然后就有这个警告了解释2：因为没有指定位宽，所以系统提示默认为32位所以你将out <= out + 1 改为out <= out + 1'b1 就可以了。
集成开发平台QuartusII操作基础课件
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
基于项目导向的PLD设计 第二章 QuartusII及ISE的使用方法
VHDL 程序设计完成后，必须利用EDA 软件中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理和下载，才能使此项设计在FPGA 上完成硬件实现并能进行硬件测试。
在EDA 工具的设计环境中，有多种途径来完成目标电路系统的表达和输入方式，如HDL 的文本输入方式、原理图输入方式、状态图输入方式、波形输入方式、MATLAB 的模型输入方式，以及混合输入方式。
相比之下，HDL 文本输入方式最基本、最直接、也最重要。
本章通过几个简单实例的VHDL 文本输入和原理图输入设计流程，详细介绍基于Quartus II和ISE软件的最基本的使用方法，包括设计输入、综合、适配、仿真测试和编程下载等方法，读者通过阅读本章，可以学会如何使用Quartus II和ISE软件进行设计。
2.1 FPGA的设计流程2.1.1 Quartus II的设计流程Quartus II软件是Altera提供的FPGA/CPLD开发集成环境。
基于Quartus II的设计流程如图2-1所示。
1.设计输入Quartus II软件为设计输入提供了多种途径来完成目标电路系统的表达和输入方式，如文本输入方式、原理图输入方式、状态图输入方式、波形输入方式以及混合输入方式。
相比之下，VHDL 文本输入方式最基本，最直接、也最重要。
本章2.2节通过一个简单实例的VHDL 文本和原理图输入设计流程，详细介绍基于Quartus II 最基本的使用方法，包括设计输入、综合、适配、仿真测试和编程下载等方法。
2.设计编译和仿真Quartus II软件的编译器功能包括设计错误检查、逻辑综合Altera适配器件，以及功能仿真和时序仿真、定时分析和器件编程产生输出文件。
编译器首先是提取项目设计文件之间的层次连接信息，并检查基本的设计输入错误，然后结合所有的设计文件生成能被高效处理的数据库。
仿真的目的就是在软件环境下，检验设计文件是否和预期目的一致。
在Quartus II中，仿真分为功能仿真和时序仿真。
EDA实验二：Quartus II使用练习
1、4位串行进位二进制全加器原理图； 2、 4位二进制全加器仿真波形。 扩展：用其他的表达方式编制的1位二进制全 扩展： 加器的VHDL语言程序。 扩展： 3、扩展：十进制可逆计数器仿真波形 扩展
2、 1位二进制全加器 真值表
输入 A 0 0 0 0 1 1 B 0 0 1 1 0 0 1 1 CI 0 1 0 1 0 1 0 1
输出 S CO 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1
函数式
1 1
S = A BCI + ABCI + A BCI + ABCI = A ⊕ B ⊕ CI
CO = ABCI + A BCI + ABCI + ABCI = AB + BCI + ACI
四、实验步骤 实验步骤
1、创建4位串行进位二进制全加器原理图 原理图
创建1位二进制 全加器的模块框 图； 添加输入、输 出端口； 连接符号模块。
2、创建1位二进制全加器的VHDL源文件 VHDL源文件 VHDL
实验原理4位串行进位二进制全加器以1位全加器的设计为基础将四个1位二进制全加器串接即可构成四位二进制全加器
Quartus II使用练习 使用练习 （1）二进制加法器设计 ） （2）扩展：宏功能模块定制和使用 ）扩展： (十进制可逆计数器） 十进制可逆计数器） 十进制可逆计数器
一、实验目的
1、熟悉Quartus II软件的使用，宏功能模 块定制和使用 2、掌握逻辑功能的VHDL语言描述和原理图 描述的方法； 3、进一步掌握四位串行二进制加法器的设 计方法； 4、掌握用仿真波形验证电路功能的方法。
LIBRARY ieee; --库调用说明 USE ieee.std_logic_1164.all; --程序包调用说明 ENTITY adder IS --实体开始 PORT ( a : IN STD_LOGIC; --端口说明 b : IN STD_LOGIC; ci : IN STD_LOGIC; co : OUT STD_LOGIC; s : OUT STD_LOGIC ); END adder; --实体结束 ARCHITECTURE adder_architecture OF adder IS --结构体开始 BEGIN s<=a xor b xor ci; --功能描述 co<=(a and b) or (b and ci) or (ci and a); END adder_architecture; --结构体结束
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答案：
1)新建一个波形文件（Vector Waveform File）。
2)设置合理的仿真时间，包括时间间隔和时间长度。
3)选择需要观察的电路节点（输入引脚、输出引脚、内部节点等）并且将其添加到波形文件中。
4)编辑输入信号的波形（激励信号）。
5)设置仿真器的参数。
6)仿真并且观察输出。
实验题
略。
4、在创建工程，选择目标芯片的时候，会出现如下图所示的对话框，其中Package表示封装类型，Pin count表示管脚数，Speed grade表示速度级别。
5、仿真可分为功能仿真和时序仿真
6、RTL是寄存器传输级的简称。
综述题
1
答案：
1)新建一个文件夹用于存放项目的相关文件。
2)新建一个VHDL文件。
3)在VHDL文本编辑窗口中输入VHDL代码。
4)保存文件。
2
答案：
1)打开工程设置对话框并且设置工程所在的文件夹。
2)将设计文件加入工程。
3)选择工程的工程设置统计。
3
答案：
功能仿真只测试设计项目的逻辑行为，而时序仿真则既测试逻辑行为，也测试实际器件在最差条件下设计项目真实运行情况。
填空题
1、在Quartus II集成开发环境和第三方EDA工具配合使用时，需要使用第三方EDA综合工具综合设计工程文件，并生成EDIF网表文件或VQM文件。
2、Project Navigator窗口中的Files面板用于显示设计项目的工程文件和设计源文件。
3、在Quartus II集成开发环境中，图形编辑器窗口由于可以用于原理图和结构图的形式输入，所以又被称为块编辑器。