同步加法计数器CD4518
CD引脚图及功能文档
C D 4 5 1 1 引脚图及功能CL4511是一个用于驱动共阴极LED （数码管）显示器的BCD码一七段码译码器，特点如下：具有BCD专换、消隐和锁存控制、七段译码及驱动功能的CMO电路能提供较大的拉电流。
可直接驱动LED显示器。
用CD4511实现LED与接口万法如下图:H.1 7UI111 ■mIp/MaI；■■■■其功能介绍如下:BI : 4脚是消隐输入控制端，当BI=O 时，不管其它输入端状态如何，七段数 码管均处于熄灭(消隐)状态，不显示数字。
LT : 3脚是测试输入端，当BI=1, LT=O 时，译码输出全为1,不管输入DCBA 犬 态如何，七段均发亮，显示“ 8”。
它主要用来检测 数码管是否损坏。
LE :锁定控制端，当LE=O时译码器是锁定保持状态，译码器输出被保持在LE=O时的数值。
A1、A2、A3 A4、为 8421BCD 码输入端。
a 、b 、c 、d 、e 、f 、g ：为译码输出端，输出为高电平 1有效。
CD4511的内部有上拉电阻，在输入端与数码管笔段端接上 限流电阻就可工作。
1. CD4511的引脚CD4511具有锁存、译码、消隐功能，通常以反相器作输出级，通常用以驱动LED 其引脚图如3-2所示。
各引脚的名称：其中7、1、2、6分别表示A 、B BI 、LT ; 13、12、11、10、9、15、14 分别表示 边的引脚表示输入，右边表示输出，还有两个引脚 2. CD4511的工作原理1. CD4511的工作真值表如表 3-22. 锁存功能译码器的锁存电路由传输门和反相器组成，传输门的导通或截止由控制端LE 的 电平状态。
当LE 为“0”电平导通，TG2截止；当LE 为“T 电平时，TG1截止，TG2导通, 此时有锁存作用。
如图3-3 (3)译码CD4511译码用两级或非门担任，为了简化线路，先用二输入端与非门对输入数时，允许译码输出。
LE=1 C D; 5、4、3分别表示LE 、 a 、b 、c 、d 、e 、f 、g 。
芯片引脚说明
CD4017引脚图：CD4017 是5 位Johnson 计数器，具有10 个译码输出端，14（CL）、15（CR）、13（INH 或EN）输入端。
时钟输入端的斯密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制。
INH 为低电平时，计数器在时钟上升沿计数；反之，计数功能无效。
CR 为高电平时，计数器清零。
Johnson 计数器，提供了快速操作、2 输入译码选通和无毛刺译码输出。
防锁选通，保证了正确的计数顺序。
译码输出一般为低电平，只有在对应时钟周期内保持高电平。
在每10 个时钟输入周期CO 信号完成一次进位，并用作多级计数链的下级脉动时钟。
引出端功能符号：CO（12）：进位脉冲输渊；CL：时钟输入端；（RESEST）CR：清除端；INH（EN）：禁止端；Q0-Q9 计数脉冲输出端；VDD：正电源；VSS：地。
CD40110的引脚：Ya~Yg：七段码，高电平有效；CPD（CP-）：第七脚，减一、脉冲上升沿有效；CPU（CP+）：第九脚，加一、脉冲上升沿有效；LE：第六脚，高电平有效，锁存数据；CT（TE）：第四脚，高电平有效，禁止计数；CR（R）：第五脚，高电平有效，清除计数显示。
数字式频率计LM317：输出电压连续可调的集成稳压电源，输出电压在1.25－37V之间连续可调，输出最大电流可达1.5A。
工作原理：电路原理图见图1。
LM317输出电流为1.5A，输出电压可在1.25－37V之间连续调节，其输出电压由两只外接电阻R1、RP1决定，输出端和调整端之间的电压差为1.25V，这个电压将产生几毫安的电流，经R1、RP1到地，在RP1上分得的电压加到调整端，通过改变RP1就能改变输出电压。
注意，为了得到稳定的输出电压，流经R1的电流小于3.5mA。
LM317在不加散热器时最大功耗为2W，加上200×200×4mm3散热板时其最大功耗可达15W。
VD1为保护二极管，防止稳压器输出端短路而损坏IC，VD2用于防止输入短路而损坏集成电路。
课程设计（数电2用4518设计29或28进制计数器）
西南科技大学信息工程学院电子技术与创新实践基地《现代电子系统设计》课程设计报告设计题目：用4518设计一个29/28进制计数器：结果用数码管显示，用开关切换两种进制方式，从1开始计数专业班级：姓名：学号：指导教师：设计期限：截止到2011.01.07一、设计任务用4518设计一个29/28进制计数器：结果用数码管显示，用开关切换两种进制方式，从1开始计数。
二、设计要求1.用4518设计出29/28进制计数器；2.结果用数码管显示；3.用开关切换两种进制方式；4.从1开始计数。
三、设计内容1.设计思想要用一个芯片设计一个计数器必须先搞懂这个芯片。
从题目可以看出，要设计的计数器的核心部位在于4518这个芯片。
通过对4518芯片的了解才能着手整个计数器的设计。
首先，可以通过查阅资料得到4518的主要组成部分和主要功能实现方法。
通过对4518芯片的介绍，基本确定计数规则。
这时候还是一个普通的计数器。
要实现29/28进制计数器还需要通过逻辑门对4518的输出进行控制。
基本方法是使两片4518的输出到29/28时通过逻辑门对4518进行反馈，再重新开始计数，这便实现了29/28进制。
然后将输出结果显示到数码管。
可以通过两个4511芯片来实现，一个与4518低位片相连，一个与4518高位片相连。
这样便实现了将计数结果显示到数码管。
要实现从1开始计数，可以将输出为0的进行或非，再与个位取或，最后将结果连在输出端便实现了从1开始计数。
以上便是设计的大体思想及实现方法。
2.系统方案或者电路结构框图先对4518芯片的结构及功能进行了解：（1）.CD4518引脚图：图1. CD4518 引脚图（2）.CD4518引脚功能：1 9CLOCK时钟输入端7 15RESET消除端2 10ENABLE计数允许控制端3 4 5 6Q1A-Q4A计数输出端11 12 13 14Q1B-Q4B计数输出端8 VSS地16VDD电源正（3）.CD4518功能介绍：CD4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器。
两位十进制计数资料
两位十进制计数器
电路结构及原理
用CD4518完成两位十进制计数，其中第一个十进制计数器接成:IEN端做计数允许端（高电平有效），1CP做计数时钟输入端（上升沿触发有效），进行个位数计数；第二个十进制计数器接成：2CP端做计数允许端（低电平有效），2EN做计数时钟输入端（下降沿触发有效，从第一个十进制计数器的1Q3做进位脉冲提供，异步计数连接方式），进行十进数的计数。
两位计数器输出的8421BCD码直接输入各自的译码驱动芯片CD4511进行译码。
序号元件名称标称参数型号数量。
CD4518
CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；当Q1为1，Q4为0时，每输入一个时钟脉冲，计数单元Q2翻转一次；当Q1=Q2=1时，每输入一个时钟脉冲Q3翻转一次；当Q1=Q2=Q3=1或Q1=Q4=1时，每输入一个时钟脉冲Q4翻转一次。这样从初始状态（“0”态）开始计数，每输入10个时钟脉冲，计数单元便自动恢复到“0”态。若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。CD4520/CC4520为二进制加计数器，由两个相同的内同步4级计数器构成。计数器级为D型触发器，具有内部可交换CP和EN线，用于在时钟上升沿或下降沿加计数。在单个单元运算中，EN输入保持高电平，且在CP上升沿进位。CR线为高电平时，计数器清零。计数器在脉动模式可级联，通过将Q3连接至下—计数器的EN输入端可实现级联，同时后者的CP输入保持低电平。
CD4518
CD4518逻辑功能测试电路作者：杨勇来源：《电子世界》2013年第17期【摘要】十进制计数器CD4518的逻辑功能抽象，不易掌握，为此设计了CD4518逻辑功能的测试电路。
通过电路的装配与测试，推导出CD4518的逻辑功能。
【关键词】CD4518；逻辑功能；测试电路；单脉冲十进制计数电路是数字电子技术里的重要环节，应用非常广泛。
但此种电路的逻辑功能较为抽象，难于理解，学生不容易掌握。
为此，我们设计了一款基于CD4518十进制计数器构成的逻辑功能测试电路，学生根据电路的测试结果推导CD4518的逻辑功能，从而解决了这个难题。
一、任务要求根据电路原理图设计装配CD4518逻辑功能测试电路，检查无误后接入+5V电源，并利用单脉冲发生器给测试电路提供输入脉冲信号，根据测试结果推导CD4518的逻辑功能。
二、CD4518简介三、电路装配与测试CD4518逻辑功能测试电路由CD4518十进制计数器、LED发光二极管指示电路两部分组成。
另为了测试方便，还需设计一个单脉冲发生器，用来提供输入的脉冲信号。
1.单脉冲发生电路的装配与测试2.CD4518逻辑功能测试电路的装配与测试1）电路的制作首先根据CD4518逻辑功能测试电路的元器件清单（表1）清点和检测元件，并将检测结果填入表中。
然后根据电路原理图（图3），完成电路的装配操作。
2）电路的测试CD4518逻辑功能测试电路装配完成经检查确认无误后，接入+5V电源，并给测试电路输入由单脉冲发生器提供的单脉冲信号，观察测试电路输出的现象。
我们以输出指示电路中发光二极管发光表示逻辑“1”，发光二极管熄灭表示逻辑“0”，将测试结果记录在表2中。
四、CD4518逻辑功能推导五、结束语通过CD4518逻辑功能测试电路的制作与测试，学生学习的主动性大大增强，并且能在教师的引导下利用单脉冲发生器给电路提供脉冲信号从而去探索新知识，通过学生动手操作的过程突破了本电路的教学难点，学生不仅较好地理解了CD4518的逻辑功能，同时，电路的制作与调试过程也提高了学生的技术应用能力。
cd458组成的数字钟
一、2.3.1 CC4518功能介绍用CC4518构成60、24进制计数电路，然后级联组成时、分、秒整体计数电路4518真值表图2.3.1 CC4518管脚图 CL EN R 功能↑ 1 0 加计数0 ↓ 0 加计数↓ × 0 不变× ↑ 0 不变↑ 0 0 不变1 ↓ 0 不变× × 1 Q 3~Q 0=0二、三、总体方案确定和工作原理1.总体方案的确定：其脉冲式用NE555产生的一个2000Hz的脉冲，用CD4518进行四次分频，使其频率达到1Hz，用此频率对数字钟进行脉冲驱动。
时、分、秒的计数用CD4518,分别用一片实现对时、分、秒的计数，在此需要用到还有74LS00和74LS04，用其进行复位。
译码器电路采用74LS47对数码显示管进行驱动。
2.工作原理：CD4518功能：CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。
CD4518引脚功能(管脚功能)如下：1CP、2CP：时钟输入端。
1CR、2CR：清除端。
1EN、2EN：计数允许控制端。
1Q0～1Q3：计数器输出端。
2Q0～2Q3：计数器输出端。
Vdd：正电源。
Vss：地。
CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。
CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。
将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。
CD4518组成的数字钟知识讲解
C D4518组成的数字钟一、2.3.1CC4518功能介绍用CC4518构成60、24进制计数电路，然后级联组成时、分、秒整体计数电路4518真值表CL EN R 功能↑ 1 0 加计数0 ↓0 加计数图2.3.1 CC4518管脚图二、三、总体方案确定和工作原理1.总体方案的确定：其脉冲式用NE555产生的一个2000Hz的脉冲，用CD4518进行四次分频，使其频率达到1Hz，用此频率对数字钟进行脉冲驱动。
时、分、秒的计数用CD4518,分别用一片实现对时、分、秒的计数，在此需要用到还有74LS00和74LS04，用其进行复位。
译码器电路采用74LS47对数码显示管进行驱动。
2.工作原理：CD4518功能：CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。
CD4518引脚功能(管脚功能)如下：1CP、2CP：时钟输入端。
1CR、2CR：清除端。
1EN、2EN：计数允许控制端。
1Q0～1Q3：计数器输出端。
2Q0～2Q3：计数器输出端。
Vdd：正电源。
Vss：地。
CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。
CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。
将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。
需要指出，CD4518未设置进位端，但可利用Q4做输出端。
有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。
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同步加法计数器CD4518,CD4520中文资料
二、十进制同步加法计数器CD4518,CD4520中文资料
CD4518/CC4518是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。
每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的①①上升沿或下降沿触发。
由表可知，若用ENABLE信号下降沿触发，触发信号由EN端输入，CLK端置“0”；若用CLK信号上升沿触发，触发信号由CL℃K端输入，ENABLE端置“1”。
RESET端是清零端，RESET 端置“1”时，计数器各端输出端Q1～Q4均为“0”，只有RESET端置“0”时，CD4518才开始计数。
CD4518采用并行进位方式，只要输入一个时钟脉冲，计数单元Q1翻转一次；每输入10个时钟脉冲，计数单元便自动恢复到“0”态。
若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号，便可组成两位8421编码计数器，依次下去可以进行多位串行计数。
CD4520/CC4520为二进制加计数器，由两个相同的内同步4级计数器构成。
计数器级为D型触发器，具有内部可交换CP和EN线，用于在时钟上升沿或下降沿加计数。
在单个单元运算中，EN输入保持高电平，且在CP上升沿进位。
CR线为高电平时，计数器清零。
计数器在脉动模式可级联，通过将Q3连接至下—计数器的EN输入端可实现级联，同时后者的CP输入保持低电平。
引脚功能：引脚符号功能
7 、15：RESET 清0端（高电平生效）
2、10 ：ENABLE ①计数允许控制端（高电平生效）
②时钟输入端（信号下降沿触发）
1、9 ：CLOCK ①时钟输入端（信号上升沿触发）
②计数允许控制端（低电平生效）
3 4 5 6 ：Q1A-Q4A 计数输出端
11 12 13 14 ：Q1B-Q4B 计数输出端
8 ：VSS地
16 ：VDD电源正。