第十章- 工艺集成

10.3.2 标准埋层双极集成电路工艺流程
8）、金属接触和互联（第六、七次光刻） 9）、后续封装工艺 衬底准备→埋层的制备（第一次光刻）→外延层生 长→隔离区的形成（第二次光刻）→收集极接触的制备 （第三次光刻）→基区的形成（第四次光刻）→发射区 的形成（第五次光刻）→金属接触和互联（第六、七次 光刻）→后续封装工艺
回刻的LOCOS工艺； 多晶硅缓冲层的LOCOS工艺； LOCOS 界面保护的局部氧化工艺（Sealed-Interface Local Oxidation， SILO）； 侧 墙 掩 蔽 的 隔 离 工 艺 （ Side-wall-Maskde Isolation Technology，SWAMI）； 浅槽隔离（Shallow Trench Isolation，STI）等。
10.1.1 MOS集成电路中的隔离 集成电路中的隔离 1．自隔离 ． 由于MOSFET源、漏与衬底的导电类型不同，所以本身就是被 PN结所隔离，即自隔离（self-isolated）。
2．寄生晶体管 ．
MOS集成电路中的隔离主要是防止形成寄生的导电沟道， 即防止场区的寄生场效应晶体管开启。
3．防止寄生场效应晶体管开启的方法 ．
10.4 BiCMOS的工艺集成 的工艺集成
分类： 一类是以CMOS工艺为基础的BiCMOS工艺（有利 于保障CMOS器件的性能）； 另一类是以标准双极工艺为基础的BiCMOS工艺 （有利于保障双极晶体管的性能）
思考题
分析比较CMOS工艺和双极工艺中各种隔离的 优缺点。 分别简述CMOS双阱工艺和双极工艺流程。
5．局部氧化工艺（LOCOS） ．局部氧化工艺（ ） 工艺步骤
优点： 1.可以减小表面 的台阶高度；
2.一次光刻完成 的。
缺点：
1、鸟嘴侵蚀有源区； 2、不利于后序工艺中的平坦化； 3、杂质重新分布。
6．对LOCOS隔离工艺的改进 ． 隔离工艺的改进
为了减小鸟嘴，提高表面平坦化出现了多种的隔离方法：
10.3.2 标准埋层双极集成电路工艺流程
1）、衬底准备 衬底通常采用轻掺杂的p型 硅。 2）、埋层的制备（第一次光刻）
10.3.2 标准埋层双极集成电路工艺流程
3）、外延层生长
生长外延层时需要考 虑的主要参数是外延层的 电阻率ρepi（掺杂浓度） 和外延层的厚度Tepi。
10.3.2 标准埋层双极集成电路工艺流程
1）、侧墙掩蔽的隔离工艺（SWAMI）
5）、浅槽隔离（STI，Shallow Trench Isolation）
5）、浅槽隔离（STI）
10.1.2双极集成电路中的隔离 双极集成电路中的隔离 1、pn结隔离 2、深槽隔离（DTI）
1．pn结隔离 ． 结隔离
为了提高pn结的击穿电压，降低收集区－衬底的 结电容，p型隔离区不能和n+埋层相接触。 n+埋层和p型扩散区的横向扩散距离。 p型隔离区的宽度一般是n型层深度的2倍
10.2.1 MOS集成电路工艺的发展 10.2.2 CMOS工艺中的基本模块及对器件性能的影响
1）、阱的定义 在硅衬底上形成的、掺杂类型与硅衬底相反的区 域称为阱（well）或称为盆（tub）。 有n阱、p阱和双阱（twin-well），如图所示。
2）、阱的隔离作用 pn结始终反向偏置 阱区也需要接在相应的偏置上
驱动电压为5V，阈值电压的典型值在±0.8V。
阈值调整
在同一芯片上分别使用n+和p+多晶硅栅电极 工艺：淀积和刻蚀非掺杂多晶硅------多晶硅掺杂 优点：使得nMOS与pMOS在阈值电压、沟道长度、沟道掺杂等 多方面对称。 缺点：1）p+ 多晶硅栅中的硼非常容易扩散通过很薄的栅氧化 层进入到pMOS的沟道中 2）不同掺杂区域中的杂质还容易出现互扩散问题
10.3 双极集成电路的工艺集成
10.3.2标准埋层双极集成电路工艺流程 标准埋层双极集成电路工艺流程 标准埋层双极晶体管SBC（Standard-Buried-Collector transistor） 收集区扩散隔离双极晶体管（CDI，Collector-DiffusedIsolation transistor） 三扩散层双极晶体管（3D,triple-diffused-transistor）。
2．深槽隔离技术 ．
工艺：深槽隔离是在器件之间刻出深度大于3um的沟槽，随后 采用二氧化硅或多晶硅回填，并采用CMP使之平坦化。
优点：1）减少了器件面积 2）发射极－衬底间的寄生电容 3）增大双极晶体管收集极之间的击穿电压。 缺点：工艺复杂、成本较高。
10.2 CMOS集成电路的工艺集成 集成电路的工艺集成
由于阱与硅片其余的部分之间完全是依靠pn结 隔离的，因此可靠的阱接触是至关重要的。
3）、双阱工艺
双阱CMOS工 艺在极轻掺杂的硅 衬底上分别形成n 阱和p阱。 双阱制备工 艺往往是在同一次 光刻中完成的。
2．CMOS集成电路中的栅电极 ． 集成电路中的栅电极
要求： 1）CMOS IC中的n沟和p沟器件具有数值上相同 的阈值电压 2）阈值电压应尽可能低
2．自对准发射极和基极接触 ．
2．自对准发射极和基极接触 ．
2．自对准发射极和基极接触 ．
10.4 BiCMOS的工艺集成 的工艺集成
双极集成电路：高速、驱动能力强 CMOS集成电路：低功耗和高集成度
采用BiCMOS技术，利用CMOS器件制作高集成度、 低功耗的部分，而利用双极器件制作输入和输出部分 或者是高速部分。
4）、隔离区的形成（第二次光刻）
10.3.2 标准埋层双极集成电路工艺流程
5）、收集极接触的制备（第三次光刻）
10.3.2 标准埋层双极集成电路工艺流程
6）、基区的形成（第四次光刻）
基区的掺杂及其分布直接影响着器件的电流增益、频率等特性
10.3.2 标准埋层双极集成电路工艺流程
7）、发射区的形成（第五次光刻）
5）、多层金属互联
6）、后部封装工艺。
10.3 双极集成电路的工艺集成
10.3.1 双极集成电路工艺的发展 1.通常双极集成电路工艺要落后于CMOS工艺一至两代。 2.双极集成电路的基本工艺分类： 一类是需要在器件之间制备电隔离区。如TTL、ECL、 STTL电路等。 另一类是器件之间自然隔离的双极集成电路工艺，如I2L 电路。 3.发展趋势 尽可能与CMOS工艺相兼容
1）、硅片准备：一般采用轻掺杂p型硅片，晶向<100>。
10.2.3双阱 双阱CMOS IC工艺流程 双阱 工艺流程
2）、阱的准备：
3）、场区隔离：
4）、CMOS器件形成 （1）阈值调整注入：
（2）形成栅：
（3）形成LDD区
（4）形成侧墙
（5）非晶化注入
（6）形成源漏区
（7）形成源漏接触。
提高寄生场效应晶体管的阈值电压使寄生场效应晶体管的 阈值电压高于集成电路的工作电压。
通常场区的阈值电压需要比集成电路的电源电压高3-4V， 以使相互隔离的两个MOSFET的泄漏电流小于1pA。
4．提高场效应晶体管的阈值电压的方法 ． 1）、增加场区SiO2的厚度； （但是过厚的氧化层将产生过高的台阶，从而 引起台阶覆盖的问题） 2）、增大氧化层下沟道的掺杂浓度，即形 成沟道阻挡层。
外延、氧化、扩散、离 子注入、气相淀积、光刻腐 蚀以及金属化等工艺
10.1 集成电路中的隔离
为什么隔离： 避免器件工作时相互影响。 MOS集成电路的隔离： LOCOS隔离工艺；侧墙掩蔽的隔离工艺；浅槽隔 离等。 双极晶体管集成电路的隔离： pn结隔离工艺； 深槽隔离工艺。
10.1 集成电路中的隔离
第十章 工艺集成
通常把运用各类工艺技术形成电路 结构的制造过程，称为集成电路的工艺 集成。
集成电路的生产过程实际上是顺次 运用不同的工艺技术，最终在硅片上实 现所设计的图形和电学结构的过程。
ULSI技术中较为典型的双 阱CMOS工艺制造的COMS集 成电路的一部分
标准埋层双极集成电路工 艺制造的集成电路的一部分
10.3.3 其他先进的双极集成电路工艺
1.多晶硅发射极 多晶硅发射极 1）工艺 2）优点：多晶硅形成发射区接触可以大大改善晶体管的 电流增益和缩小器件的纵向尺寸，获得更浅的发射结。
2.自对准发射极和基极接触 . 优点：利用一次光刻实现发射区和基区的接触。
2．自对准发射极和基极接触 ．
2．自对准发射极和基极接触 ．
3．CMOS集成电路中自对准技术（selfalignment）是利用单一 掩膜版在硅片上形成多 层自对准结构的技术。 随着器件特征尺寸的 不断缩小，自对准技术 已经成为一种常用的工 艺方法。
10.2.3双阱 双阱CMOS IC工艺流程 双阱 工艺流程
CMOS工艺的种类繁多，以下以ULSI技术中较为典型的双 阱亚微米CMOS工艺为例，简单介绍其工艺流程。